DESI - Trabajos de fin de Especialidad en Diseño de Sistemas en Chip
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Ítem A 0.18um CMOS linear Voltage-to-Time Converter for a Low Power 10-bit 200kS/s SAR ADC with Adaptive Conversion Cycle Oriented to Audio Applications(ITESO, 2020-08) Figueroa-Vázquez, Cristian F.; Aguilera-Galicia, Cuauhtémoc R.Ítem A 0.18um CMOS Time Amplifier for a Low Power SAR-ADC with Adaptive Conversion Cycle oriented to Audio Applications(ITESO, 2020-08) Hernández-Flores, Jaime G.; Martínez-Guerrero, EstebanÍtem A 0.18um CMOS TSPC D Flip Flop as an Arbiter for a low power 10-bits 200kS/s ADC with Adaptive Conversion Cycle Oriented to Audio Applications(ITESO, 2020-08) Martínez-Flores, Iván; Martínez-Guerrero, EstebanÍtem A predictive control unit for a Low Power 10-bit 200kS/s SAR ADC with Adaptive Conversion Cycle oriented to Audio Applications(ITESO, 2020-10) Moreno-Contreras, Mario A.; Aguilera-Galicia, Cuauhtemoc R.Ítem Configurable/adaptive digital FIR filter(ITESO, 2019-08) Ramos-Contreras, Ricardo; Dávila-Velarde, René S.; Pizano-Escalante, José L.Ítem Design and Integration of a Deserializer Module for a SerDes Mixed Signal System on Chip(ITESO, 2015-12) Centeno-Quiñonez, José M.; Aguilera-Galicia, Cuauhtémoc R.; Girón-Allende, Alexandro; Avedaño-Fernández, VíctorÍtem Design and Physical Implementation of an Analog Receiver for a SerDes System on Chip in 130nm CMOS Technology(ITESO, 2016-07) Conde-Almada, Ernesto; Martínez-Guerrero, Esteban; Juárez-Hernández, EsdrasÍtem Design for Testability in a SerDes System(ITESO, 2017-11) Hoil-Loria, Miguel M.; Salim-Maza, Manuel; Avendaño-Fernández, VíctorÍtem Design of bias circuit for charge pump in 130nm BiCMOS technology(ITESO, 2018-08) González-Avalos, Diego A.; Martínez-Guerrero, EstebanÍtem Design of the Analog Transmitter Module in 130 nm CMOS technology(ITESO, 2016-07) Núñez-Corona, Joel A.; Martínez-Guerrero, Esteban; Lobato-López, FedericoÍtem Design, Implementation and Verification of a Deserializer Module for a SerDes Mixed Signal System on Chip in 130 nm CMOS Technology(ITESO, 2016-08) Rivas-Villegas, Rogelio; Aguilera-Galicia, Cuauhtémoc R.; Avedaño-Fernández, VíctorÍtem Digital Serializer Design for a SerDes Chip in 130nm CMOS Technology(ITESO, 2017-11) Aparicio-Zuleta, Christian; Brennan-Bourdon, Lorena M.; Avendaño-Fernández, Víctor; Salim, ManuelÍtem Diseño de circuito analógico de polarización para sistema SerDes(ITESO, 2015-12) Núñez-Corona, Saúl A.; Juárez-Hernández, Esdras; Padilla-Cantoya, IvánÍtem Diseño de módulo Serializador de un sistema SerDes para protocolo de comunicación PCI Express(ITESO, 2015-12) González-Morales, Graciela C.; Aguilera-Galicia, Cuauhtémoc R.; Girón-Allende, Alexandro; Avedaño-Fernández, VíctorÍtem Diseño de recuperador de datos y reloj adaptivo a jitter(ITESO, 2018-08) García-Hernández, Néstor D.; Salim-Maza, Manuel; Avendaño-Fernández, VíctorÍtem Diseño del módulo transmisor serial de datos de sistema SerDes para Protocolo PCI express 1(ITESO, A. C., 2015-12) López-Félix, Carlos C.; Martínez-Guerrero, Esteban; Lobato-López, FedericoÍtem Diseño del path de alta frecuencia del receptor analógico del SerDes ITESOTV1(ITESO, 2015-12) Gallardo-García, Omar; Juárez-Hernández, Esdras; Padilla-Cantoya, IvánÍtem Diseño del transmisor analógico de un sistema SerDes en tecnología de fabricación de 130 nm(ITESO, 2017-11) Velásquez-Meling, Alex; Padilla-Cantoya, IvánÍtem Diseño e implementación de divisor de frecuencia e integración del SoC CDR adaptativo a jitter con LFSR para pruebas y PLL interno con tecnología bicmos de 130 nm(ITESO, 2018-07) Nuñez-López, Francisco J.; Aguilera-Galicia, Cuauhtémoc R.Ítem Diseño e implementación del módulo analógico de recepción para un SerDes en tecnología CMOS de 130nm(ITESO, 2017-11) Toledo-Ojeda, Oscar; Padilla-Cantoya, Iván