2024-03-28T09:43:41Zhttps://rei.iteso.mx/oai/requestoai:rei.iteso.mx:11117/56762020-02-12T06:45:41Zcom_11117_560col_11117_3264
2018-10-29T21:52:42Z
urn:hdl:11117/5676
Reporte de formación complementaria en área de concentración en sistemas embebidos y telecomunicaciones
Bernardo-Aldana, Juan E.
Chávez-Hurtado, José L.
Diseño de Sistemas Operativos
Sistemas Operativos
Ambientes Embebidos
Telecomunicaciones Digitales
En este trabajo se presentan tres proyectos relacionados con sistemas embebidos y telecomunicaciones: diseño e implementación de un sistema operativo para sistemas embebidos; transmisión de datos en equivalente pasa-bajas con modulación 4-PSK, y K64 Audio Player V1.0 y amplificador de audio.
2018-10-29T21:52:42Z
2018-10-29T21:52:42Z
2018-05
info:eu-repo/semantics/masterThesis
Bernardo-Aldana, J. E. (2018). Reporte de formación complementaria en área de concentración en sistemas embebidos y telecomunicaciones. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/5676
spa
eng
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/65472021-09-06T15:55:16Zcom_11117_560col_11117_3264
2021-04-13T16:40:32Z
urn:hdl:11117/6547
Reporte de formación complementaria en área de concentración en diseño electrónico de alta frecuencia
Alfaro-Flores, Ivonne
Longoria-Gándara, Omar H.
CDR
Analisis Biespectral
Filtro Rechaza-Banda
El presente documento muestra los resultados de trabajos que se realizaron en áreas de
concentración de electrónica avanzada como diseño de circuitos digitales, diseño en alta frecuencia y procesamiento digital de señales. Mediante el uso de herramientas de diseño electrónico como Cadence, Matlab y ADS se obtuvieron resultados para los siguientes proyectos:
- Diseño a nivel transistor para 0.35um de un circuito recuperador de datos.
- Uso de análisis biespectral para la detección de imágenes manipuladas
- Diseño de un filtro rechaza banda mediante líneas de transmisión
2021-04-13T16:40:32Z
2021-04-13T16:40:32Z
2021-03
info:eu-repo/semantics/masterThesis
Alfaro-Flores, I. (2021). Reporte de formación complementaria en área de concentración en diseño electrónico de alta frecuencia. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
https://hdl.handle.net/11117/6547
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-ND-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/38042020-02-12T06:51:21Zcom_11117_560col_11117_3264
2016-08-10T17:05:08Z
urn:hdl:11117/3804
Reporte de formación complementaria en área de diseño de circuitos integrados digitales
Güereña-Morán, Alejandro
Pizano-Escalante, José L.
Rizo-Domínguez, Luis
Brito-Brito, Zabdiel
MIPS32
Flip Flop
Verificación de Sistemas Digitales
Diseño de Circuitos Integrados Digitales
Diseño de Sistemas Digitales
Reporte de formación complementaria para el área de Diseño de Circuitos Integrados Digitales. Se describen los proyectos realizados para los cursos de Diseño de Sistemas Digitales, Diseño de Circuitos Integrados Digitales y Verificación de Sistemas Digitales. El proyecto para la materia de Diseño de Sistemas Digitales consistió en diseñar un sistema digital que involucre un procesador MIPS32 básico con comunicación con controladores de interface RS-232 y de LCD para la tarjeta de prototipos Spartan-3E SK, con el objetivo de recibir un dato serial de la PC y procesarlo para ser desplegado en una pantalla LCD. El proyecto para Diseño de Circuitos Integrados Digitales consistió en la optimización de los tiempos de “setup” y “hold” de un flip flop tipo D Maestro-Esclavo, con el objetivo de demostrar su impacto en velocidad, área y consumo de potencia. También se diseñó un contador anillo módulo 8 utilizando este flip flop, del cual se analizó su desempeño. El proyecto realizado para el curso de Verificación de Sistemas Digitales consistió en implementar un plan y ambiente de verificación para la unidad despachadora de un Microprocesador de 32 bits implementada a nivel RTL. System Verilog fue usado como lenguaje de verificación.
2016-08-10T17:05:08Z
2016-08-10T17:05:08Z
2016-01
info:eu-repo/semantics/masterThesis
Güereña-Morán, A. (2016). Reporte de formación complementaria en área de diseño de circuitos integrados digitales. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/3804
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-ND-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/106382023-11-24T09:00:29Zcom_11117_560col_11117_3264
2023-11-23T22:04:31Z
urn:hdl:11117/10638
Plataforma de info-entretenimiento basado en Android Automotive PIE 9
Gutiérrez-Tirado, José A.
López-Flores, Juan E.
Santos-Lechuga, Isidro
Huidobro-García, Víctor H.
Android OS
Medios Digitales
Software Architecture
Automotive
Android Automotive OS
Un sistema de Info-entretenimiento es una interfaz que por medio de software integra diferentes funcionalidades dentro de un vehículo, como son las comunicaciones, navegación y entretenimiento.
La necesidad por tener vanguardia tecnológica y la gran cantidad de funcionalidades, han vuelto más complejos a los sistemas de info-entretenimiento, dando como resultado un incremento en el tiempo de desarrollo y muchas veces un mayor numero de recursos económicos. Debido a esto, el sector automotriz ha incorporado metodologías de trabajo ágiles basadas en resultados incrementales, y también ha recurrido al uso de plataformas, tanto libres como propietarias, ya disponibles como base de los productos.
Basado en el supuesto de usar una plataforma ya disponible para reducir tiempos y costos, usando metodologías ágiles, se aborda la integración en sistemas de Info-entretenimiento, sin afectar la calidad ni la innovación en productos automotrices, al desarrollar un prototipo e integrar un servicio de audio, que sirvan como punto de partida para comparar el desarrollo en proyectos que usaron plataformas propietarias, contra plataformas libres.
2023-11-23T22:04:31Z
2023-11-23T22:04:31Z
2023-06
info:eu-repo/semantics/masterThesis
Gutiérrez-Tirado, J. A.; López-Flores, J. E.; Santos-Lechuga, I. (2023). Plataforma de info-entretenimiento basado en Android Automotive PIE 9. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
https://hdl.handle.net/11117/10638
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/42472020-02-12T06:55:51Zcom_11117_560col_11117_3264
2017-02-21T20:43:50Z
urn:hdl:11117/4247
Guidelines for Building Hybrid Applications Based on Bluetooth Low Energy and IEEE 802.15.4 Protocols
Reyes-Chaidez, José M.
Pardiñas-Mir, Jorge A.
Bluetooth Low Energy
IEEE 802.15.4
Hybrid Applications
The study case born due to the lack of information provided in the wireless multiprotocol device KW40Z about the recommendation and overview of application involving two wireless protocols: Bluetooth Low Energy and IEEE 802.15.4. This kind of Applications are known as hybrid Applications in this document. This document pertains to provide basic guide lines or recommendations that help wireless applications developers with the design of hybrid applications using Bluetooth Low Energy and non-beacon IEEE 802.15.4 networks. It is divided into five chapters. The introduction begins with the presentation of the case study as well as the issue that is going to be analyzed in this document. Chapter 1 provides an introduction of the Bluetooth Low Energy technology and the basic concepts to understand how it can affect hybrid applications. Chapter 2 gives a short overview of the IEEE 802.15.4 technology with the focus on non-beacon networks. Chapter 3 introduces different schemes of the coexistence of IEEE 802.15.4 and BLE in the 2.4 GHz band. Chapter 4 introduces the hybrid applications and analysis of this kind of applications taking the KW40Z device as an introductory example to analyze hybrid applications. Finally, the document concludes in Chapter 5 with some key recommendations that serves as basic guidelines when designing hybrid applications residing in a multiprotocol device such as the KW40Z from NXP Semiconductors.
2017-02-21T20:43:50Z
2017-02-21T20:43:50Z
2016-12
info:eu-repo/semantics/masterThesis
Reyes-Chaidez, J. M. (2016). Guidelines for Building Hybrid Applications Based on Bluetooth Low Energy and IEEE 802.15.4 Protocols. Trabajo de obtención de maestría, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/4247
eng
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/38952020-02-12T06:55:49Zcom_11117_560col_11117_3264
2016-09-26T19:15:28Z
urn:hdl:11117/3895
Improving Harmonic Balance Performance via Parallelization
García-BedoyTorres, Jorge
Rayas-Sánchez, José E.
Harmonic Balance
Circuit Simulation
Parallelization
In this thesis, an approach to parallelizing the Harmonic Balance (HB) algorithm for circuit simulation is proposed. Initially, a description of the current state of the art for parallelization, as applied to Electronic Design Automation (EDA), is provided, along with an introduction to the Harmonic Balance algorithm. Previous work on parallelizing the HB algorithm is briefly presented. Next, the necessary netlist parsing infrastructure required for a circuit simulator is described and implemented through the use of regular expressions in Python and subsequently benchmarked against a variety of different circuits. Voltage and current plotting capabilities are also expanded upon at this stage. Afterwards, a more in-depth description of the HB algorithm is provided, explaining step-by-step the generation of the required matrices. Next, it comes a general overview of modern tools and languages used for scientific computing, with a particular focus on Python, culminating in an initial implementation of the HB algorithm in this language. Having developed a baseline circuit simulator implementing the HB algorithm, the different steps in the process are analyzed to identify good parallelization candidates, before making the necessary modifications to enable concurrent evaluation of the non-linear sub-circuit. Finally, a sample circuit with multiple non-linear elements is simulated to evaluate the computational speed-up from the parallelization effort.
2016-09-26T19:15:28Z
2016-09-26T19:15:28Z
2016-09
info:eu-repo/semantics/masterThesis
García-BedoyTorres, J. (2016). Improving Harmonic Balance Performance via Parallelization. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/3895
eng
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/48382020-02-12T06:55:21Zcom_11117_560col_11117_3264
2017-08-16T19:11:36Z
urn:hdl:11117/4838
Reporte de formación complementaria en área de concentración en sistemas embebidos y telecomunicaciones
Martínez-Ramírez, Cástulo J.
Rivas-Silva, Héctor A.
DelRey-Acuña, Juan R.
Tarjeta de Circuito Impreso
Ingeniería de Software
Serial Peripheral Interface SPI
En este documento se presentan los tres proyectos trabajados en el área de concentración de sistemas embebidos y telecomunicaciones. El primero fue la creación del layout de un sistema electrónico implementado en tecnología de circuito impreso. El segundo fue la aplicación de la ingeniería de software en ambientes embebidos de un Serial Peripheral Interface (SPI) y, el tercero, fue el desarrollo de una fuente de switcheo tipo Buck para un tablero de instrumentación automotriz.
2017-08-16T19:11:36Z
2017-08-16T19:11:36Z
2017-05
info:eu-repo/semantics/masterThesis
Martínez-Ramírez, C. J. (2017). Reporte de formación complementaria en área de concentración en sistemas embebidos y telecomunicaciones. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/4838
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/58562020-02-12T06:46:39Zcom_11117_560col_11117_3264
2019-05-02T20:17:51Z
urn:hdl:11117/5856
Reporte de formación complementaria en área de concentración en Alta Frecuencia
Morales-Guerrero, Ernesto
Chávez-Hurtado, José L.
Diseño Electrónico
Alta Frecuencia
Winspice
Microcintas
Diseño de Filtro
En el presente documento engloba los resultados de los proyectos realizados para el área de concentración de Diseño Electrónico en Alta Frecuencia en tres materias: Métodos de Simulación de Circuitos Electrónicos, Diseño Electrónico en Alta Frecuencia y Modelado y Diseño de Circuitos Basado en Optimización. El primer proyecto llamado Simulación de un sensor de pulso cardiaco con Winspice, fue realizado en la materia de Métodos de Simulación de Circuitos Electrónicos y se basó en diseñar y desarrollar un sensor a través de la implementación de un código en la herramienta de Winspice. Dicha simulación engloba todas las fases electrónicas que el sensor requiere. Los resultados obtenidos podrían ser aprovechados posteriormente para algún proyecto comercial. El segundo proyecto fue Filtro rechaza banda en tecnología microcinta, y corresponde a la materia de Diseño Electrónico en Alta Frecuencia, en el cual con ayuda de herramientas de Aplac y Sonnet se desarrolló un filtro rechaza banda Chebyshev de tercer orden con frecuencia central de 3.4GHz. El tercer proyecto fue Optimización de un filtro pasa banda usando amplificadores comerciales, el cual fue desarrollado en la materia de Modelado y Diseño de Circuitos Basado en Optimización. En este proyecto, con ayuda de Winspice y Matlab, se optimizó la respuesta de un filtro pasa banda con frecuencia central de 38kHz usando los amplificadores comerciales LM324 y uA741.
2019-05-02T20:17:51Z
2019-05-02T20:17:51Z
2019-04
info:eu-repo/semantics/masterThesis
Morales-Guerrero, E. (2019). Reporte de formación complementaria en área de concentración en Alta Frecuencia. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/5856
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/51382020-02-12T06:57:34Zcom_11117_560col_11117_3264
2018-01-04T18:32:52Z
urn:hdl:11117/5138
Reporte de formación complementaria en el área de sistemas embebidos y telecomunicaciones
Rodríguez-Rivera, Fernando
Brito-Brito, Zabdiel
Chávez-Hurtado, José L.
Sistemas Embebidos
Sistemas Operativos
El presente trabajo contiene un análisis de tres proyectos realizados en asignaturas correspondientes al área de concentración de Sistemas Embebidos y Telecomunicaciones. Los proyectos corresponden a las asignaturas de Diseño de Sistemas Operativos para Ambientes Embebidos, Sistemas Embebidos, y Desarrollo de Software de Comunicaciones en Ambientes Embebidos, las cuales proporcionan un marco teórico necesario para poder aprender e implementar soluciones de software para ambientes embebidos.
2018-01-04T18:32:52Z
2018-01-04T18:32:52Z
2017-09
info:eu-repo/semantics/masterThesis
Rodríguez-Rivera, F. (2017). Reporte de formación complementaria en el área de sistemas embebidos y telecomunicaciones. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/5138
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/60192020-02-12T06:48:01Zcom_11117_560col_11117_3264
2019-09-05T15:49:51Z
urn:hdl:11117/6019
Diseño de filtro rechaza banda y cálculo de Antipad para un PCB de alta velocidad
DeLaTorre-Aguirre, Jaime
Chávez-Hurtado, José L.
PCB
Diseño Electrónico
Circuitos Electrónicos
Este trabajo representa un resumen de proyectos finales. Para la materia de Diseño Electrónico de Alta Frecuencia, se presentó el proyecto “Diseño de un filtro rechaza banda”. En la materia de Método de Simulación de Circuitos Electrónicos, como proyecto final se trabajó en el “Cálculo del Anti Pad para un PCB de alta velocidad”. Y finalmente, para la asignatura de Modelado y Diseño de Circuitos Basados en Optimización, se presentó como proyecto final el “Cálculo del Anti Pad para un PCB de alta velocidad utilizando método de optimización”.
2019-09-05T15:49:51Z
2019-09-05T15:49:51Z
2019-08
info:eu-repo/semantics/masterThesis
DeLaTorre-Aguirre, J. (2019). Diseño de filtro rechaza banda y cálculo de Antipad para un PCB de alta velocidad. Trabajo de obtención de grado. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/6019
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/75002021-11-05T19:51:24Zcom_11117_560col_11117_3264
2021-08-27T18:56:43Z
urn:hdl:11117/7500
Reporte de formación complementaria en área de concentración en diseño de circuitos integrados
Soto-Ramírez, Guillermo
Longoria-Gándara, Omar H.
Diseño en Alta Frecuencia
Diseño de Filtros
Diseño Electrónico
Diseño Digital
Diseño Analógico
Diseño de Circuitos Integrados
Los proyectos realizados tienen como objetivo común el diseño de filtros, agregando valor a cada uno de este un enfoque de diseño diferente en cada caso como se menciona a continuación:
• Enfoque de Diseño Digital: Para este proyecto se diseñó un ecualizador dentro de un sistema embebido, tomando como entrada señales analógicas y la ganancia en el punto de frecuencia indicado, convirtiendo estos datos para posteriormente procesarlos de forma algorítmica calculando lo coeficientes de los filtros para finalmente aplicarlos y obtener una salida modulada.
• Enfoque de Diseño Analógico: En este proyecto se diseñó un amplificador que cumpliera las especificaciones para PCIe Gen II, para lo cual filtro es completamente analógico implementado una topología de par diferencial usando tecnología MOSFET 130nm.
• Enfoque de Diseño en alta Frecuencia: En este proyecto se diseñó un filtro para aplicaciones de microondas en ambientes de comunicaciones, esto se logra utilizando una metodología de transformación de filtros para una implementación final utilizando microcintas.
2021-08-27T18:56:43Z
2021-08-27T18:56:43Z
2021-08
info:eu-repo/semantics/masterThesis
Soto-Ramírez, G. (2021). Reporte de formación complementaria en área de concentración en diseño de circuitos integrados. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
https://hdl.handle.net/11117/7500
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/107742024-02-03T09:00:18Zcom_11117_560col_11117_3264
2024-02-02T23:00:09Z
urn:hdl:11117/10774
Post-Silicon Functional Validation of a DDR5 Memory Controller
Hernández-Reyes, Federico J.
Longoria-Gándara, Omar H.
Post-Silicon
Functional Validation
Memory Controller
A case study of the application of a post-silicon functional validation methodology to the validation of a DDR5 memory controller is presented. The work is in the context of the post-silicon validation of the Next Generation Intel® Xeon Server CPU.
The post-silicon functional validation methodology is presented not as a novel approach to validation but to set the context for the description of how the different phases of the methodology were applied to the functional validation of a DDR5 memory controller which features technological advances in DDR5 frequencies up to 6400MT/s and Multiplexed Combined Rank DIMMs that achieve 30-40% more bandwidth than regular RDIMMs, new RAS characteristics and performance-driven architectural improvements. It also serves as guide for future applications of the methodology on the validation of different technologies or IPs.
The results of the validation of the DDR5 memory controller are presented and discussed for each of the phases of the methodology starting with the validation strategy centered in defining the HW and SW configurations aimed to cover all the functional features of the memory controller; the test content development and the debug strategies are also described. The utilization of Virtual Platforms and Emulation systems as a vehicle to verify the test content was ready and met its intent and the execution results in this stage are covered. Then, the results of the execution of the test plan in the actual post-silicon phases of power-on and volume validation execution are considered under the light of the number of silicon, architectural, BIOS and FW bugs found.
Finally, the evaluation of the project using number of bugs and time to market metrics is discussed. Areas of improvement for the post-silicon validation execution are identified and proposed as learnings to the next project.
2024-02-02T23:00:09Z
2024-02-02T23:00:09Z
2023-10
info:eu-repo/semantics/masterThesis
Hernández-Reyes, F. J. (2023). Post-Silicon Functional Validation of a DDR5 Memory Controller. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
https://hdl.handle.net/11117/10774
eng
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/73802021-09-06T15:59:22Zcom_11117_560col_11117_3264
2021-06-09T22:43:42Z
urn:hdl:11117/7380
Estudio para mejorar la identificación de problemas de software
Zamora-Cortés, Miguel J.
Rizo-Domínguez, Luis
Problema de Software
Software
Industria Automotriz
El estudio de este documento se centra en la identificación y análisis de un problema de software en el sector automotriz. Lo primero que se aborda es la descripción de una falla, posteriormente se definió el problema y su posible causa utilizando tres herramientas muy comunes en manufactura, que son: la definición del problema, el diagrama Ishikawa y diagrama de procesos.
La definición del problema se abordó mediante la técnica de 5W + 2H, mientras que los diagramas de proceso e Ishikawa se desarrollaron de manera normal. Al trabajar con estas herramientas obtuvimos numerosas ideas que señalaron donde se localizaba el problema, las cuáles, se documentan y se explica el por qué no todas fueron válidas.
Después de analizar las ideas, se procedió a trabajar con las predominantes y se convirtieron en hipótesis. En este trabajo se abordaron tres hipótesis, dichas fueron experimentadas y validadas. Se obtuvo una teoría con la cual se implementó una solución al problema,
Finalmente, en la validación de pruebas, se habla sobre las pruebas unitarias, de análisis estático y funcionales que se realizaron, con la finalidad de garantizar que el problema fue solucionado y fue implementación es la correcta.
2021-06-09T22:43:42Z
2021-06-09T22:43:42Z
2021-05
info:eu-repo/semantics/masterThesis
Zamora-Cortés, M. J. (2021). Estudio para mejorar la identificación de problemas de software. trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
https://hdl.handle.net/11117/7380
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-ND-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/62312021-09-06T15:51:19Zcom_11117_560col_11117_3264
2020-06-04T19:09:32Z
urn:hdl:11117/6231
Antenna Design Optimization Through Input Space Mapping
Michel-Camacho, Eduardo
Brito-Brito, Zabdiel
Space Mapping
Antenna Design
Antenna Optimization
We propose a generalized algorithm to optimize an antenna through Broyden based input space mapping. We elaborate on the details of creating an effective coarse model from a 2D coarse mesh method of moments simulation on Matlab™ Antenna Toolbox. The fine model consists of a 3D finite element simulation from Ansys™ EM2019 HFSS Antenna Toolbox. The coarse model is optimized using a minimax formulation to obtain a target response. The Broyden based input space mapping of the models is implemented through a generalized Matlab to HFSS driver. We design 2 antennas; a dipole bowtie and a microstrip patch using the antenna optimization algorithm. We elaborate on the adjustments needed for the implementation of the algorithm to the specific examples.
2020-06-04T19:09:32Z
2020-06-04T19:09:32Z
2020-05
info:eu-repo/semantics/masterThesis
Michel-Camacho, E. (2020) Antenna Design Optimization Through Input Space Mapping. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
https://hdl.handle.net/11117/6231
eng
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/43882020-02-12T06:54:25Zcom_11117_560col_11117_3264
2017-04-06T19:36:13Z
urn:hdl:11117/4388
Reporte de formación complementaria en área de concentración en diseño de circuitos integrados
Oropeza-Guzmán, Edgar
Martínez-Guerrero, Esteban
Padilla-Cantoya, Iván
Brito-Brito, Zabdiel
Circuitos Analógicos
Diseño de Circuitos
Circuitos Integrados
Trabajo en el que se exponen los tres proyectos más representativos del área de concentración de Diseño de Circuitos Integrados Analógicos elaborados a lo largo del programa de la Maestría en Diseño Electrónico. Estos proyectos permitieron explorar el flujo de diseño de un circuito analógico. Se trabajó desde la definición del concepto y la arquitectura, el diseño de esquemáticos y la caracterización “pre-layout”, hasta la extracción de elementos parásitos y la correspondiente simulación y validación “post-layout” del circuito. El primero de los proyectos se enfocó en el diseño de un bloque fundamental dentro de las interfaces de memoria DDR2 como lo es el IO driver o IO buffer. En él se propuso un diseño con un sistema de calibración para el manejo de una línea de transmisión con impedancia característica variable. Para el segundo y tercer proyecto se desarrollaron bloques típicos de una red de distribución de reloj que permiten minimizar el retardo de propagación de dichas señales y reducir las emisiones de interferencia electromagnética (EMI) mediante técnicas de modulación.
2017-04-06T19:36:13Z
2017-04-06T19:36:13Z
2017-01
info:eu-repo/semantics/masterThesis
Oropeza-Guzmán, E. (2017). Reporte de formación complementaria en área de concentración en diseño de circuitos integrados. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/4388
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/52872020-02-12T06:58:19Zcom_11117_560col_11117_3264
2018-03-20T18:51:38Z
urn:hdl:11117/5287
Reporte de formación complementaria en área de concentración en sistemas embebidos y telecomunicaciones
Aguirre-Díaz, Héctor A.
Chávez-Hurtado, José L.
Sistemas Embebidos
Diseño de Sistemas Analógicos
Telecomunicaciones Digitales
En este reporte se da cuenta de los proyectos realizados en el área de concentración en sistemas embebidos y telecomunicaciones. En la asignatura de Diseño de sistemas analógicos basados en dispositivos comerciales se trabajó el proyecto del diseño de un regulador de voltaje tipo buck. En la materia de Ingeniería de software en ambientes embebidos, se elaboró un módulo de control de carrocería automotriz. Finalmente, en la asignatura de Introducción a las telecomunicaciones digitales y analógicas se elaboró el proyecto de un codificador de canal en un sistema de comunicación digital.
2018-03-20T18:51:38Z
2018-03-20T18:51:38Z
2018-03
info:eu-repo/semantics/masterThesis
Aguirre-Díaz. H. A. (2018) Reporte de formación complementaria en área de concentración en sistemas embebidos y telecomunicaciones. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/5287
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/36232020-02-12T06:50:57Zcom_11117_560col_11117_3264
2016-06-07T18:49:38Z
urn:hdl:11117/3623
Reporte de formación complementaria en área de concentración en diseño de circuitos integrados analógicos
Sánchez-Hernández, Fernando
Brito-Brito, Zabdiel
Diseño de Circuitos Integrados Analógicos
Los proyectos realizados y que se describen aquí son: Diseño Físico de Circuitos Integrados (Etapa de 1.5 bits de un convertidor A/D tipo Pipeline); Diseño de Circuitos Integrados Analógicos (Design of a Programmable Charge-Pump Waveform Generator); Diseño Avanzado de Circuitos Integrados (diseño de un filtro activo pasa bajas elíptico de 5º orden); Tópicos Avanzados en Diseño de Circuitos Integrados Analógicos (diseño de un convertidor A/D de 5 bits con arquitectura de registro de aproximaciones-sucesivas).
2016-06-07T18:49:38Z
2016-06-07T18:49:38Z
2016-02
info:eu-repo/semantics/masterThesis
Sánchez-Hernández, F. (2016). Reporte de formación complementaria en área de concentración en diseño de circuitos integrados analógicos. Trabajo de fin de Maestría en Diseño Electrónico. Guadalajara, Jalisco: ITESO.
http://hdl.handle.net/11117/3623
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-ND-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/37702020-02-12T06:55:49Zcom_11117_560col_11117_3264
2016-08-02T16:17:08Z
urn:hdl:11117/3770
Modelado de interconexiones Single-Ended empleando técnicas de modelo sustituto y diseño de experimentos
Moreno-Mojica, Aurea E.
Brito-Brito, Zabdiel
Integridad de Señales
Modelo Sustituto
Diseño de Experimentos
En este trabajo se estudió una topología punto-a-punto, compuesta por un buffer maestro, su paquete, dos líneas de transmisión de longitudes L1 y L2 con una resistencia en serie en el PCB, y un buffer esclavo, donde la respuesta considerada para el sistema fue el tiempo de vuelo de las señales digitales provenientes de los buffers. Las simulaciones por lo general se realizaban con un simulador SPICE y modelaban la topología en secciones. Para disminuir los recursos computacionales durante procesos de optimización, se obtuvieron modelos sustitutos a partir del diseño de experimentos, ya que no existe un modelo analítico del sistema completo. Para construir el modelo sustituto se realizaron experimentos de cribado. Los factores no controlables que tuvieron un efecto significativo en el tiempo de vuelo de la señal del buffer maestro fueron: la impedancia característica (Zo) de las líneas de transmisión del PCB y las condiciones de operación de los dos buffers. Estos factores también fueron significativos para la señal procedente del buffer esclavo, así como la Zo de las líneas de transmisión del paquete. Se comparó el ajuste de diseños compuestos centrales rotables y face-centered con la consideración de un error máximo del 15%. Los diseños face-centered fueron menos complejos y proporcionaron un menor ajuste del modelo, sin embargo, fueron menos poderosos en la extrapolación de las predicciones. Los diseños rotables estuvieron limitados en el intervalo permitido para las longitudes L1 y L2. Mediante los modelos sustitutos desarrollados para las interconexiones se representó un bus síncrono, el Serial Peripheral Interface (SPI), que requiere un análisis de tiempo para evaluar la longitud máxima permitida de las líneas de transmisión. Un algoritmo Nelder-Mead con función de penalización añadida se utilizó para optimizar las longitudes L1 y L2 del modelo sustituto, lo que mantuvo los márgenes de tiempo igual o mayores a cero. Las longitudes óptimas se validaron utilizando simuladores SPICE.
2016-08-02T16:17:08Z
2016-08-02T16:17:08Z
2016-08
info:eu-repo/semantics/masterThesis
Moreno-Mojica, A. E. (2016). Modelado de interconexiones Single-Ended empleando técnicas de modelo sustituto y diseño de experimentos. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/3770
eng
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-ND-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/63412021-09-29T05:00:00Zcom_11117_560col_11117_3264
2020-09-30T21:22:58Z
urn:hdl:11117/6341
Reporte de formación complementaria en área de concentración en Diseño Electrónico de Alta Frecuencia
Galindo-Vergara, Adriana E.
Longoria-Gándara, Omar
Diseño Electrónico en Alta Frecuencia
Maestría de Diseño Electrónico
En este documento se presentarán los proyectos realizados en la Maestría de Diseño Electrónico con tres asignaturas especializadas en el tema de Alta frecuencia. Las materias cursadas son las siguientes: Diseño Electrónico en Alta Frecuencia, Método de Simulación de Circuitos Electrónicos, Modelado y Diseño de Circuitos basado en Optimización.
El objetivo del documento es presentar evidencia del conocimiento adquirido, así como el impacto de los proyectos realizados durante cada una de las materias.
2020-09-30T21:22:58Z
2020-09-30T21:22:58Z
2020-09
info:eu-repo/semantics/masterThesis
Galindo-Vergara, A.E. (2020). Reporte de formación complementaria en área de concentración en Diseño Electrónico de Alta Frecuencia. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
https://hdl.handle.net/11117/6341
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/88752023-04-14T09:00:22Zcom_11117_560col_11117_3264
2023-04-13T21:05:13Z
urn:hdl:11117/8875
Formación técnica complementaria y proyectos de impacto. Diseño electrónico en alta frecuencia
Moreyra-González, Rogelio A.
Rayas-Sánchez, José E.
A continuación se presenta un resumen de la experiencia de cursar la Maestría en Diseño Electrónico en el ITESO con especialidad en el área de Diseño Electrónico en Alta Frecuencia. Esta especialización culminó con el desarrollo de un artículo presentado en el tercer congreso latinoamericano de circuitos y sistemas de la IEEE, celebrado en febrero de 2012. En este documento, además, se describen las habilidades adquiridas durante la maestría, así como los proyectos realizados dentro del área de especialización.
2023-04-13T21:05:13Z
2023-04-13T21:05:13Z
2016-01
info:eu-repo/semantics/masterThesis
Moreyra-González, R. A. (2016). Diseño electrónico en alta frecuencia. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
https://hdl.handle.net/11117/8875
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/49142020-02-12T06:55:26Zcom_11117_560col_11117_3264
2017-09-01T20:29:49Z
urn:hdl:11117/4914
En la modalidad: Formación complementaria y proyectos de impacto en un área de concentración
Garibay-Garibay, Carlos A.
Chávez-Hurtado, José L.
Diseño de Sistemas
Tarjeta de Circuito Impreso
Procesamiento de Imágenes
En este reporte se presentan tres proyectos desarrollados en las asignaturas de Procesamiento digital de señales, Diseño de sistemas analógicos basados en dispositivos comerciales y en el Taller de diseño de tarjetas de circuito impreso. El primer proyecto fue un filtro digital de audio realizado con Matlab; el segundo fue un amplificador de guitarra Marshall de bulbos, y el tercero el diseño de un reproductor de audio MP3.
2017-09-01T20:29:49Z
2017-09-01T20:29:49Z
2017-08
info:eu-repo/semantics/masterThesis
Garibay-Garibay, C. A. (20017). En la modalidad: Formación complementaria y proyectos de impacto en un área de concentración. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/4914
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/74862021-11-17T20:18:26Zcom_11117_560col_11117_3264
2021-08-24T18:33:33Z
urn:hdl:11117/7486
Reporte de formación complementaria en área de concentración en diseño electrónico de alta frecuencia
Ramírez-Ruiz, José A.
Longoria Gándara, Omar H.
Regiones de confianza
Alta Frecuencia
Balance de Armónicos
Se presentan 3 trabajos en el área de concentración de diseño electrónico en alta frecuencia de la maestria en Diseño Electrónico del ITESO. El primer trabajo describe el diseño de un filtro pasa bajas de alta frecuencia. El segundo trabajo describe un método de simulación llamado balance de ármonicos de tono simple. Y el tercer y último trabajo describe un método de optimización de circuitos electrónicos conocido como regiones de confianza.
2021-08-24T18:33:33Z
2021-08-24T18:33:33Z
2021-08
info:eu-repo/semantics/masterThesis
Ramírez-Ruiz, José A. (2021). Reporte de formación complementaria en área de concentración en diseño electrónico de alta frecuencia. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
https://hdl.handle.net/11117/7486
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/56652020-02-12T06:45:42Zcom_11117_560col_11117_3264
2018-10-25T15:27:37Z
urn:hdl:11117/5665
Reporte de formación complementaria en área de concentración en diseño de circuitos integrados analógicos
Gómez-Cruz, Cesar T.
Brito-Brito, Zabdiel
Chávez-Hurtado, José L.
Circuitos Integrales Analógicos
Diseño de Circuitos
Diseño Electrónico
En el presente reporte de formación complementaria se reúnen proyectos de tres asignaturas correspondientes al área de concentración de Diseño de Circuitos Integrales Analógicos de la Maestría en Diseño Electrónico del ITESO. Las asignaturas mencionadas son: Diseño de Circuitos Integrados Analógicos, Diseño Avanzado de Circuitos Integrados Analógicos y Tópicos Avanzados en Diseño de Circuitos Integrados Analógicos. Los proyectos que se presentan son: 1. Metodología para el diseño de amplificadores CMOS que cumplan con las especificaciones de una interfaz PCI Express Gen II, correspondiente a la asignatura de Diseño de Circuitos Integrados Analógicos. 2. Metodología para el diseño de filtros pasa-bajas activos tipo Butterworth basados en arreglos OTA-C (Operational Transconductance Amplifiers and Capacitors), correspondiente a la asignatura de Diseño Avanzado de Circuitos Integrados Analógicos. 3. Diseño de convertidores digitales-analógicos totalmente diferenciales de bajo y ultra-bajo voltaje con operación en modo de carga, correspondiente a la asignatura de Tópicos Avanzados de Diseño de Circuitos Integrados Analógicos.
2018-10-25T15:27:37Z
2018-10-25T15:27:37Z
2018-10
info:eu-repo/semantics/masterThesis
Gómez-Cruz, c. T. (2018). Reporte de formación complementaria en área de concentración en diseño de circuitos integrados analógicos. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/5665
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/42812020-02-12T06:54:21Zcom_11117_560col_11117_3264
2017-03-08T20:02:12Z
urn:hdl:11117/4281
Reporte de formación complementaria en área de concentración en Sistemas Embebidos
Maza-Moreno, José A
Cotero-Ochoa, Bernardo E.
Rizo-Domínguez, Luis
Sistemas Embebidos
Diseño de Sistemas Operativos
Ingeniería de Software
Desarrollo de Software
En este documento se presentan los proyectos más sobresalientes que se desarrollaron en la Maestría en Diseño Electrónico del ITESO en el área de sistemas embebidos y telecomunicaciones. Las asignaturas de concentración y los proyectos en los que se trabajó en cada uno son los siguientes: en Diseño de Sistemas Operativos para Ambientes Embebidos se diseñó e implementó un sistema operativo para ambientes embebidos; en Desarrollo de Software de Comunicaciones en Ambientes Embebidos se diseñó un módulo de software de comunicación automotriz; y en Ingeniería de Software en Ambientes Embebidos se desarrolló la documentación de las especificaciones de producto y software para un módulo de control automotriz.
2017-03-08T20:02:12Z
2017-03-08T20:02:12Z
2017-01
info:eu-repo/semantics/masterThesis
Maza-Moreno, J. A. (2017). Reporte de formación complementaria en área de concentración en Sistemas Embebidos. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/4281
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/61672020-02-12T06:48:26Zcom_11117_560col_11117_3264
2020-02-06T20:56:42Z
urn:hdl:11117/6167
Modelado de interferencias de propagación de señales de alta frecuencia en líneas de transmisión ideales
López-Félix, Carlos C.
Brito-Brito, Zabdiel
Crosstalk
Microsintas
Líneas de Transmisión
Interferencia de Señales
Interacción de Señales
Se presenta una breve introducción al análisis de interferencia de señales entre una línea de transmisión de datos y otra línea potencialmente víctima, esta interferencia es comúnmente llamado “Crosstalk”. Esta interacción de señales puede ocasionar errores de comunicación debido a la inducción de corrientes de una línea de transmisión de datos a otra, que se traduce en degradación de la señal digital transmitida, con lo cual, el proceso de transmisión de datos se hace menos eficiente o en un peor caso, inoperante. Hacer una buena estimación del “Crosstalk” es importante, ya que nos ayuda a cuantificar y minimizar esta interacción desde etapas tempranas de diseño del sistema a través de simulaciones, lo cual ahorra tiempo y dinero del proyecto al ser las simulaciones menos costosas y más rápidas de realizarse que las mediciones y evaluaciones de un primer diseño en físico del sistema. Para hacer estas simulaciones y modelado de las líneas de transmisión de datos se utilizan diferentes técnicas de modelado, en este trabajo se eligió utilizar la de elementos discretos como los capacitores, inductancias, resistencias y admitancias entre otros. De este tipo de modelado, los modelados que no consideran pérdidas utilizan capacitancias e inductancias, los cuales según el efecto que tienen con la línea contigua se clasifican como capacitancias e inductancias propias de la línea, capacitancias e inductancias mutuas, capacitancias a tierra, etc. Existen muchas formulas disponibles en diferentes medios que utilizan valores de capacitancias e inductancias propias y mutuas para hacer este análisis de “Crosstalk”, lo que no es muy común es la explicación de los métodos de cómo generar estos valores de capacitancias e inductancias con base en las dimensiones de las líneas de transmisión de datos que se desean simular. En este trabajo se explican tres métodos para hacer el cálculo de las capacitancias e inductancias propias y mutuas de las líneas de transmisión con el fin de que los lectores puedan implementar en un sistema de manejo de ecuaciones u hojas de cálculo estas mismas, para hacer la estimación de los valores de estos elementos discretos. Como ejemplo, para este trabajo se eligió el método de “Capacitancias de forma cerrada” el cual fue implementado en Matlab. Se hacen simulaciones en el sistema ADS en el cual, se comparan los resultados de simulación entre el modelo propuesto, los modelos circuitales tomados de las librerías del ADS y modelos ADS de layout para líneas de transmisión de datos de 50, 75 y 100 ohms a 1 MHz, en tarjetas con espesor del dieléctrico de 1.0 y 1.6 mm. Estas impedancias y espesores fueron elegidas debido a que son comúnmente usadas en diferentes protocolos de comunicación serial. También se muestra los resultados de las mediciones hechas a tarjetas o PCB construidos con las impedancias y espesores antes descritas para hacer una corroboración de los resultados obtenidos con las simulaciones. Los resultados obtenidos muestran que los modelos propuestos en este trabajo de las líneas de trasmisión basadas en elementos discretos tienen una muy buena correlación tanto con los modelos circuitales de ADS, como con los modelos de layout de ADS, como con las simulaciones del layout del PCB y las mediciones hechas a los PCB con un equipo VNA.
2020-02-06T20:56:42Z
2020-02-06T20:56:42Z
2020-01
info:eu-repo/semantics/masterThesis
López-Félix, C. C. (2020). Modelado de interferencias de propagación de señales de alta frecuencia en líneas de transmisión ideales. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/6167
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/63732021-09-06T15:59:01Zcom_11117_560col_11117_3264
2020-10-14T17:58:46Z
urn:hdl:11117/6373
Reporte de Formación Complementaria en área de concentración de Diseño Electrónico de Alta Frecuencia
Rodríguez-Castañeda, José A.
Longoria-Gándara, Omar
Optimization Algorithm Hardware Design Simulation
The present document consists of a summary of the final projects accomplished over High Frequency Electronic Design concentration area. The concentration area is based on three subjects: High Frequency Electronic Design, Electronic Circuit Simulation Methods, and Modeling and Circuit Design based on Optimization. The aim of study of these subjects is to implement an optimization algorithm to determine the components of the Low Side Driver circuit with active clamping that satisfy the discharge time requirements with the minimum power dissipation.
2020-10-14T17:58:46Z
2020-10-14T17:58:46Z
2020-10
info:eu-repo/semantics/masterThesis
Rodríguez-Castañeda, J. A. (2020) Reporte de Formación Complementaria en área de concentración de Diseño Electrónico de Alta Frecuencia. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
https://hdl.handle.net/11117/6373
eng
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-ND-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/107762024-02-03T09:00:26Zcom_11117_560col_11117_3264
2024-02-02T23:39:47Z
urn:hdl:11117/10776
Transitioning to a High-Performance Team that Possesses Advanced Technical Skills
Pérez-Hernández, Paul
Longoria-Gándara, Omar H.
Cultural Transition
Technical Capacities
Methodologies
Mejora Continua
This project is a compilation of various methodologies and tools acquired over many years to continuously improve high-performance organizations. The project uses different industry concepts such as continuous improvement, PDCA model for problem solving (Plan, Do, Check, Act), psychological safety, quality, SWOT model (Strengths, Weaknesses, Opportunities, Threats), client experience, and concepts to define the characteristics of high-performance teams.
The project presentation provides a logical flow to reinforce the basic implementation and understanding of why the project is essential. It emphasizes that cultural transitions in work teams are evolutionary goals, where objectives must be updated, modified, and methodologies adapted to achieve them. It also notes that human beings have a different pace where changes in ideology and behavior can take months or even years, which can’t be considered as simples changes, it is a cultural transition.
Working with teams that possess exceptional technical capabilities and are well-prepared can make projects like these quite challenging. The challenge comes from the need to navigate cultural transitions and ensure that knowledge systems are implemented in a way that can be inherited by future generations.
2024-02-02T23:39:47Z
2024-02-02T23:39:47Z
2023-10
info:eu-repo/semantics/masterThesis
Pérez-Hernández, P. (2023). Transitioning to a High-Performance Team that Possesses Advanced Technical Skills. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
https://hdl.handle.net/11117/10776
eng
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/56532020-02-12T06:45:44Zcom_11117_560col_11117_3264
2018-10-17T21:12:21Z
urn:hdl:11117/5653
Reporte de formación complementaria en área de concentración en diseño de sistemas digitales
Suárez-Lara, Roxana
Aguilera-Galicia, Cuauhtémoc R.
Fabila-García, Germán
Aguirre-Hernández, Mariano
Diseño de Sistemas Digitales
Sistemas Digitales
Diseño de Microprocesadores
Circuitos Integrados
2018-10-17T21:12:21Z
2018-10-17T21:12:21Z
2018-09
info:eu-repo/semantics/masterThesis
Suárez-Lara, R. (2018). Reporte de formación complementaria en área de concentración en diseño de sistemas digitales. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/5653
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-ND-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/61992021-09-06T15:52:03Zcom_11117_560col_11117_3264
2020-03-18T02:54:46Z
urn:hdl:11117/6199
Reporte de formación complementaria en área de concentración en diseño electrónico de alta frecuencia
Cárdenas-Ruvalcaba, Roberto B.
Longoria-Gándara, Omar H.
HIgh Frequency Electronic Design
Pressure Sensor Modeling
Linear Regulator Output Capacitor Optimization
Band Stop Filter with Microstrip Line
The document contains 3 projects that were developed followed by the concentration area of The High-Frequency Design of Electronics Circuits. These projects were: The 1st project is the Band-stop filter with a microstrip line, developed during the subject of High-Frequency Electronics Design. The 2nd project is the Modeling a strain gauge and conditioning circuit for a Natural Vacuum leak detection system. Developed during the subject Methods of Simulation of Electronic Circuits. The 3rd project is the Output capacitor optimization for a Low voltage Drop-Out (LDO) regulator using the space mapping method. Developed during the subject Modeling and Design of Circuits Based on Optimization.
2020-03-18T02:54:46Z
2020-03-18T02:54:46Z
2020-01
info:eu-repo/semantics/masterThesis
Cárdenas-Ruvalcaba, R. B. (2020). Reporte de formación complementaria en área de concentración en diseño electrónico de alta frecuencia. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
https://hdl.handle.net/11117/6199
eng
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/76902022-01-11T03:00:41Zcom_11117_560col_11117_3264
2022-01-10T20:02:17Z
urn:hdl:11117/7690
PAM4 Transmitter and Receiver Equalizers Optimization for High-Speed Serial Links
Ruiz-Urbina, Roberto J.
Rangel-Patiño, Francisco E.
As the telecommunications markets evolves, the demand of faster data transfers and processing continue to increase. In order to confront this demand, the peripheral component interconnect express (PCIe) has been increasing the data rates from PCIe Gen 1(4 Gb/s) to PCIe Gen 5(32 Gb/s). This evolution has brought new challenges due to the high-speed interconnections effects which can cause data loss and intersymbol interference. Under these conditions the traditional non return to zero modulation (NRZ) scheme became a bottle neck due to bandwidth limitations in the high-speed interconnects. The pulse amplitude modulation 4-level (PAM4) scheme is been implemented in next generation of PCIe (PCIe6) doubling the data rate without increasing the channel bandwidth. However, while PAM4 solve the bandwidth problem it also brings new challenges in post silicon equalization. Tuning the transmitter (Tx) and receiver (Rx) across different interconnect channels can be a very time-consuming task due to multiple equalizers implemented in the serializer/deserializer (SerDes). Typical current industrial practices for SerDes equalizers tuning require massive lab measurements, since they are based on exhaustive enumeration methods, making the equalization process too lengthy and practically prohibitive under current silicon time-to-market commitments. In this master’s dissertation a numerical method is proposed to optimize the transmitter and receiver equalizers of a PCIe6 link. The experimental results, tested in a MATLAB simulation environment, demonstrate the effectiveness of the proposed approach by delivering optimal PAM4 eye diagrams margins while significantly reducing the jitter.
2022-01-10T20:02:17Z
2022-01-10T20:02:17Z
2021-10
info:eu-repo/semantics/masterThesis
Ruiz-Urbina, R. J. (2021). PAM4 Transmitter and Receiver Equalizers Optimization for High-Speed Serial Links. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
https://hdl.handle.net/11117/7690
eng
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/44622020-02-12T06:54:27Zcom_11117_560col_11117_3264
2017-05-04T20:57:54Z
urn:hdl:11117/4462
Reporte de formación complementaria en área de concentración en diseño electrónico de alta frecuencia
Arias-Meza, Francisco A.
Rayas-Sánchez, José E.
Martínez-Guerrero, Esteban
Brito-Brito, Zabdiel
Diseño Electrónico en Alta Frecuencia
Simulación de Circuitos
Diseño de Circuitos
El área de concentración elegida para este trabajo fue Diseño Electrónico en Alta Frecuencia que, si bien es un tópico muy ligado al diseño de microcintas, filtros y redes de acoplamiento pasivas, particularmente a nivel de placa de circuito impreso (PCB por sus siglas en inglés), las implicaciones de integridad de señal se manifiestan incluso a nivel circuito integrado. Por esto, los transmisores y receptores de datos de alta frecuencia utilizan técnicas como el pre-énfasis y la ecualización adaptiva para recuperar los datos. Incluso dentro del mismo circuito integrado, las redes de distribución de reloj utilizan diferentes técnicas de transmisión dependiendo de las interconexiones o las cargas que manejan y la estructura de la red (serie, estrella, árbol H, etc.). Se eligieron tres proyectos que enlazan el diseño en alta frecuencia con la importancia de los efectos parásitos del diseño físico de los circuitos integrados que influye en la integridad de la señal. Estos proyectos corresponden a las materias siguientes: Diseño físico de circuitos integrados, Diseño electrónico en alta frecuencia y Métodos de simulación de circuitos electrónicos.
2017-05-04T20:57:54Z
2017-05-04T20:57:54Z
2017-03
info:eu-repo/semantics/masterThesis
Arias-Meza, F. A. (2017). Reporte de formación complementaria en área de concentración en diseño electrónico de alta frecuencia. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/4462
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/64712021-09-06T15:52:37Zcom_11117_560col_11117_3264
2021-01-28T01:53:36Z
urn:hdl:11117/6471
Reporte de formación complementaria en área de concentración en Sistemas Embebidos y Telecomunicaciones
Hernández-Padilla, Adolfo
Longoria-Gándara, Omar H.
Sistemas Embebidos
Direct Memory Access
El presente documento incluye los resúmenes de los proyectos realizados en las asignaturas de Ingeniería de software en ambientes embebidos, Sistemas Embebidos Avanzados y Métodos de simulación de circuito electrónicos, que conforman el área de concentración en Sistemas Embebidos. Esos proyectos incluyeron la arquitectura del software de un módulo automotriz llamado BCM (Body Control Module), una implementación de un módulo DAC (Digital to Analog Converter) + DMA (Direct Memory Access) en un microprocesador y una simulación de un filtro Sallen-Key como parte de un circuito de un electromiógrafo. La experiencia adquirida al desarrollar estos proyectos se ha aplicado a casos reales para el diseño electrónicos en un sistema embebido.
2021-01-28T01:53:36Z
2021-01-28T01:53:36Z
2021-01
info:eu-repo/semantics/masterThesis
Hernández-Padilla, A. (2021). Reporte de formación complementaria en área de concentración en Sistemas Embebidos y Telecomunicaciones. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
https://hdl.handle.net/11117/6471
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/38032020-02-12T06:51:20Zcom_11117_560col_11117_3264
2016-08-10T17:02:09Z
urn:hdl:11117/3803
Reporte de formación complementaria en área de concentración en sistemas embebidos y telecomunicaciones
Rentería-Zamudio, Guillermo
Brito-Brito, Zabdiel
Pardiñas-Mir, Jorge A.
Sistemas Embebidos
Diseño de un PCB
Reporte de formación complementaria en área de concentración en sistemas embebidos y telecomunicaciones. Se presentan los proyectos que se realizaron en las materias de: Diseño de sistemas analógicos basados en dispositivos comerciales, Taller de diseño de tarjetas de circuito impreso e Introducción a las comunicaciones digitales y analógicas.
2016-08-10T17:02:09Z
2016-08-10T17:02:09Z
2016-08
info:eu-repo/semantics/masterThesis
Rentería-Zamudio, G. (2016). Reporte de formación complementaria en área de concentración en sistemas embebidos y telecomunicaciones. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/3803
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-ND-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/65112021-09-06T15:54:42Zcom_11117_560col_11117_3264
2021-03-04T02:48:55Z
urn:hdl:11117/6511
Parameter extraction methodology for composite right/left-handed transmission lines using quasi-static models
Villa-Loustaunau, Enrique R.
Rayas-Sánchez, José E.
Metamaterials
Transmission Line
Parameter Extraction
In this thesis, the parameter extraction process of equivalent circuit models of a composite right/left-handed (CRLH) transmission line (TL) is studied. First, an introduction to metamaterial (MTM) structures, and a brief description of the two main approaches of modeling a CRLH TL, are described. Next, it is reviewed the basic theory of modeling a purely righthanded (PRH) transmission lines by means of using ABCD-parameters. After obtaining a conventional TL model, we analize our circuital responses and compare them with the expected behavior published in the literature. Next, it is reviewed the basic theory of modeling a purely left-handed (PLH) TL by means of using ABCD-parameters. After obtaining a model of PLH TL, we analize our circuital responses and compare them with exact theoretical results published in MTM literature. Next, it is also reviewed the basic theory of modeling a CRLH TL, comparing our responses again with exact theoretical results. Next, based on previous learning of PRH TL, a parameter extraction (PE) strategy is employed on an actual microstrip structure simulated in Sonnet. Applying a minimax formulation using the Nelder-Mead method, the equivalent RGLC average values are extracted using Matlab. Later, a compilation of several CRLH TL structures are described, including its S-parameter responses. Two main groups of them are described: those using microstrip technology only, and those using surface mount technology (SMT) devices soldered over microstrip technology. Next, one of the structures is selected to finally implement a PE strategy, extracting its equivalent RGLC average values of the CRLH TL structure. It was found that the equivalent circuital model (implemented in Matlab), with parameter extracted by optimization, yelds an acceptable approximation of the CRLH TL responses obtained by fullwave elctromagnetic simulation (implemented in Sonnet) on a wide bandwidth.
2021-03-04T02:48:55Z
2021-03-04T02:48:55Z
2014-09
info:eu-repo/semantics/masterThesis
Villa-Loustaunau, E. R. (2014). Parameter extraction methodology for composite right/left-handed transmission lines using quasi-static models. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
https://hdl.handle.net/11117/6511
eng
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-ND-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/62152021-09-06T15:56:23Zcom_11117_560col_11117_3264
2020-04-22T13:59:54Z
urn:hdl:11117/6215
Reporte de formación complementaria en el área de concentración en Sistemas Embebidos y Telecomunicaciones
Rincón-Castelo, Luis J.
Longoria Gándara, Omar Humberto
Longoria-Gándara, Omar
Sistemas Operativos
Sistemas Embebidos
Ingeniería de Software
Las tres asignaturas y proyectos que integran este reporte son: 1.1. Ingeniería de Software en Ambientes Embebidos, el proyecto “Luces direccionales y luces intermitentes”; 1.2. Diseño de Sistemas Analógicos Basados en Dispositivos Comerciales, el proyecto “Diseño de Sistema de Audio de Alta Definición”; 1.3. Diseño de Sistemas Operativos en Ambientes Embebidos, el proyecto “Sistema integral de riego con protección de bajo nivel en la reserva de agua”.
2020-04-22T13:59:54Z
2020-04-22T13:59:54Z
20-03
info:eu-repo/semantics/masterThesis
Rincón-Castelo, L. J. (2020) Reporte de formación complementaria en el área de concentración en Sistemas Embebidos y Telecomunicaciones. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
https://hdl.handle.net/11117/6215
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/59052020-02-12T06:47:24Zcom_11117_560col_11117_3264
2019-06-27T16:16:27Z
urn:hdl:11117/5905
BLE power measurements on commercial boards
Pegueros-Lepe, Ioseth I.
Longoria-Gándara, Omar
Power Consumption
Bluetooth Low Energy
Intertet of Things
The general goal of this thesis work is to provide a methodology to perform measurements on various commercial Bluetooth low energy (BLE) platforms. The electronic commercial boards presented in this work are manufactured by Intel-Arduino, NXP, Cypress, Microsoft-RaspberryPi3 and Texas Instruments. The average current and the total power consumed are obtained by capturing and post-processing oscilloscope waveforms of BLE connection and advertising events. The measurement results will be used to estimate the battery life using different advertising and connection interval parameters and power consumed during a particular event. The users of this thesis will have a solid and well-documented reference to help them choose one of the presented platforms or replicate the physical experiments on different platforms
2019-06-27T16:16:27Z
2019-06-27T16:16:27Z
2019-06
info:eu-repo/semantics/masterThesis
Pegueros-Lepe, I. I. (2019). BLE power measurements on commercial boards. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/5905
eng
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/64812021-09-06T15:52:52Zcom_11117_560col_11117_3264
2021-02-11T21:07:56Z
urn:hdl:11117/6481
Analysis and design of power delivery networks exploiting simulation tools and numerical optimization techniques
Mercado-Casillas, Benjamín
Rayas-Sánchez, José E.
Power Distribution Network
Power Integrity
Power Delivery
Distributed Model
Lumped Model
A higher performance of computing systems is being demanded year after year, driving the digital industry to fiercely compete for offering the fastest computer system at the lowest cost. In addition, as computing system performance is growing, power delivery networks (PDN) and power integrity (PI) designs are getting increasingly more relevance due to the faster speeds and more parallelism required to obtain the required performance growth. The largest data throughput at the lowest power consumption is a common goal for most of the commercial computing systems. As a consequence of this performance growth and power delivery tradeoffs, the complexity involved in analyzing and designing PDN in digital systems is being increased. This complexity drives longer design cycle times when using traditional design tools. For this reason, the need of using more efficient design methods is getting more relevance in order to keep designing and launching products in a faster manner to the market. This trend pushes PDN designers to look for methodologies to simplify analysis and reduce design cycle times. The main objective for this Master’s thesis is to propose alternative methods by exploiting reliable simulation approaches and efficient numerical optimization techniques to analyze and design PDN to ensure power integrity. This thesis explores the use of circuital models and electromagnetic (EM) field solvers in combination with numerical optimization methods, including parameter extraction (PE) formulations. It also establishes a sound basis for using space mapping (SM) methodologies in future developments, in a way that we exploit the advantages of the most accurate and powerful models, such as 3D full-wave EM simulators, but conserving the simplicity and low computational resourcing of the analytical, circuital, and empirical models.
2021-02-11T21:07:56Z
2021-02-11T21:07:56Z
2021-02
info:eu-repo/semantics/masterThesis
Mercado-Casillas, B. (2021). Analysis and design of power delivery networks exploiting simulation tools and numerical optimization techniques. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
https://hdl.handle.net/11117/6481
eng
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/44122020-02-12T06:54:27Zcom_11117_560col_11117_3264
urn:hdl:11117/4412
Software methodology in HMI automotive projects using IEC 61131-3
Alcántara-Cadillo, Paolo R.
Longoria-Gándara, Omar
V-Cycle
Automotive Cluster
Cluster Instrumentation
V-Cycle Software Methodology
The complexity of the development process of automotive instrument clusters that accomplishes with short development times, reliable functionality, flexibility, reutilization, quality and low prices is a challenging topic in today’s automotive companies such as Continental Automotive. Due to the multiple variants in design between projects around disciplines for cluster design, such as hardware, software, mechanical, testing and production methods, automotive companies’ efforts are intended to design the instrument cluster based on a common system platform, to accelerate the product development process with quality and a bounded budget.
In the software side, the human machine interface (HMI), due to its inherent complex nature in modern instrument clusters, it is a topic with the potential to be designed with certain design patterns. In addition, following the V-cycle methodology presents problems because it provides a rigid and linear view of the software from management point of view rather than from software developers. If such patterns could be encapsulated with a design methodology to accelerate the product development, then the implementation time could be improved. In the hardware side, the automotive microcontroller with low level language tool support is the most common choice. However software development tools and languages for programmable logic controllers (PLC) present a shorter learning curve than using other low level programming languages, plus the advantage of abstracting the inputs and outputs of the system with high-level programming languages such as IEC 61131-3. The present document introduces a methodology that includes multiple rules to be used in the software design and development of human machine interface by using IEC 61131-3 standard for logic programmable controllers in an automotive instrument cluster project. Results of the methodology are presented showing an improvement in the software product development.
2017-04-21T17:43:25Z
2017-02
info:eu-repo/semantics/masterThesis
Alcántara-Cadillo, P. R. (2017). Software methodology in HMI automotive projects using IEC 61131-3. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/4412
eng
http://quijote.biblio.iteso.mx/licencias/TodosLosDerechosReservados.pdf
ITESO
oai:rei.iteso.mx:11117/58552020-02-12T06:46:40Zcom_11117_560col_11117_3264
2019-05-02T20:10:50Z
urn:hdl:11117/5855
Reporte de formación complementaria en el área de concentración en: Diseño Electrónico de Alta Frecuencia
Zúñiga-Valdez, Diego H.
Chávez-Hurtado, José L.
Diseño en Alta Frecuencia
Extraccion de Parametros
Respuesta Chebyshev
Filtro Pasa Bajas con Microcintas
Fitro Rechaza Banda con Microcintas
En este reporte se presentan los proyectos realizados en las materias correspondientes a la concentración de Diseño Electrónico de alta Frecuencia. Las materias que componen esta concentración son Métodos de Simulación de Circuitos Electrónicos, Diseño Electrónico en Alta Frecuencia y Modelado y Diseño de Circuitos Basados en Optimización. Durante la materia de Métodos de Simulación de Circuitos Electrónicos, se conocieron herramientas para poder correr simulaciones desde software de procesamiento matemático (MATLAB). Con ayuda de este software se puede correr simulaciones de forma más rápida y al mismo tiempo procesar la información y obtener datos estadísticos. Como proyecto, se realizó la simulación de un filtro pasa bajas implementado con microcintas, se realizó un análisis de Monte Carlo y se calculó el yield con una función objetivo propuesta. Durante la materia de Diseño Electrónico en Alta Frecuencia, se profundizó el conocimiento de diseño con microcintas y stripline y se conocieron herramientas de modelado y simulación en alta frecuencia con striplines. Como proyecto, se realizó el diseño y simulación de un filtro pasa bajas con striplines y frecuencia de corte de 3.4 Ghz. Durante la asignatura de Modelado y Diseño de Circuitos Basados en Optimización, se conocieron métodos y técnicas para optimizar circuitos y poder obtener el mejor rendimiento de ellos. Como proyecto final, se le dio seguimiento al proyecto realizado en Diseño Electrónico en Alta Frecuencia y se utilizaron los conocimientos adquiridos durante el curso para obtener los valores de L (Lenght) y S (distancia entre líneas acopladas) y tener la respuesta lo más parecida posible a la deseada.
2019-05-02T20:10:50Z
2019-05-02T20:10:50Z
2019-04
info:eu-repo/semantics/masterThesis
Zúñiga-Valdez, D. H. (2019). Reporte de formación complementaria en el área de concentración en: Diseño Electrónico de Alta Frecuencia. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/5855
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/38072020-02-12T06:55:49Zcom_11117_560col_11117_3264
2016-08-15T18:25:18Z
urn:hdl:11117/3807
Reporte de formación complementaria en área de concentración en sistemas embebidos y telecomunicaciones
Tlapa-Juárez, Miguel
Campos-Rodrígez, Raúl
LIN
ADC
SPI
Microcontroller
PCB
IPC
V-Model
Allegro
CAN
El objetivo principal del presente documento es dar a conocer los proyectos más sobresalientes que se desarrollaron en la Maestría de Diseño Electrónico en el área de Sistemas Embebidos y Telecomunicaciones. En el Taller de Diseño de Tarjetas de Circuito Impreso se desarrolló el proyecto de Diseño de un circuito impreso para reproductor de audio portátil. En la asignatura de Ingeniería de Software en Ambientes Embebidos se trabajó en el desarrollo de la documentación de las especificaciones de requisitos de software para un protocolo de comunicación automotriz. Y en el curso de Diseño de Sistemas Operativos en Ambientes Embebidos se trabajó en el diseño e implementación de un módulo de control automotriz.
2016-08-15T18:25:18Z
2016-08-15T18:25:18Z
2016-07
info:eu-repo/semantics/masterThesis
Tlapa-Juárez, M. (2016). Reporte de formación complementaria en área de concentración en sistemas embebidos y telecomunicaciones. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/3807
eng
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-ND-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/39292020-02-12T06:55:50Zcom_11117_560col_11117_3264
2016-10-11T18:42:02Z
urn:hdl:11117/3929
Reporte de formación complementaria en área de concentración en Sistemas Embebidos y Telecomunicaciones
Serrano-García, Abdiel E.
Campos-Rodríguez, Raúl
Sistemas Embebidos
Telecomunicaciones
El principal objetivo de este documento es describir el trabajo de formación complementaria realizado en el área de Sistemas Embebidos y Telecomunicaciones. Las materias de concentración y proyectos que se eligieron para este trabajo son las siguientes: en Sistemas Embebidos se muestra el proyecto de Diseño de Convertidor de voltaje DC/DC tipo Boost con controlador PID Discreto. En Ingeniería de Software en Ambientes Embebidos se presenta el proyecto de Desarrollo e implementación de driver de comunicación LIN para sistemas embebidos. En Diseño de Sistemas Operativos en Ambientes Embebidos se presenta el proyecto de Modulo Embebido de Control de Carrocería Automotriz. Estos proyectos fueron seleccionados debido a que representaron el mayor impacto en la formación académica y laboral del alumno.
2016-10-11T18:42:02Z
2016-10-11T18:42:02Z
2016-05
info:eu-repo/semantics/masterThesis
Serrano-García, A. E. (2016). Reporte de formación complementaria en área de concentración en Sistemas Embebidos y Telecomunicaciones. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/3929
eng
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-ND-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/38052020-02-12T06:51:20Zcom_11117_560col_11117_3264
2016-08-10T18:14:41Z
urn:hdl:11117/3805
Reporte de formación complementaria en área de concentración en Sistemas Embebidos y Telecomunicaciones
Lorenzana-Gutiérrez, Américo
Brito-Brito, Zabdiel
Longoria-Gándara, Omar
Sistemas Embebidos
Procesamiento Digital de Señales
Sistemas Operativos
Filtros Digitales
Microprocesadores
Linux
Este reporte presenta los proyectos desarrollados durante algunas de las asignaturas de la Maestría en Diseño Electrónico. En la material de Procesamiento Digital de Señales, se diseñó un reproductor de audio usando un MCU de 32bits; en el curso de Sistemas Embebidos Avanzados, se diseñó un software para un vehículo aéreo no tripulado, y en Diseño e Implementación de Sistemas Operativos, se diseñó un sistema de archivos.
2016-08-10T18:14:41Z
2016-08-10T18:14:41Z
2016-08
info:eu-repo/semantics/masterThesis
Lorenzana-Gutiérrez, A. (2016). Reporte de formación complementaria en área de concentración en Sistemas Embebidos y Telecomunicaciones. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/3805
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-ND-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/105922023-11-18T09:01:23Zcom_11117_560col_11117_3264
2023-11-17T16:30:04Z
urn:hdl:11117/10592
Reporte de formación complementaria en área de concentración en diseño electrónico de alta frecuencia
Cantor-González, José M.
Longoria-Gándara, Omar H.
The present reception document describes the most relevant works for the master in electronic design, where there were several interesting subjects from technical and strategical areas but getting as a most important area to me high-frequency studies. The high-frequency studies helped me comprehend all phenomena that need to be considered when designing high-speed signals for computing servers such as DDR, PCIe, etc.
2023-11-17T16:30:04Z
2023-11-17T16:30:04Z
2023-09
info:eu-repo/semantics/masterThesis
Cantor-González, J. M. (2023). Reporte de formación complementaria en área de concentración en diseño electrónico de alta frecuencia. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
https://hdl.handle.net/11117/10592
eng
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/50872020-02-12T06:55:33Zcom_11117_560col_11117_3264
urn:hdl:11117/5087
Reporte de formación complementaria en área de concentración en Diseño Electrónico de Alta Frecuencia
Saldaña-Zepeda, Pedro A.
Chávez-Hurtado, José L.
Diseño de Circuitos
Circuitos Electrónicos
Alta Frecuencia
Diseño Electrónico
En este trabajo se presentan los resultados de tres proyectos finales correspondientes a los cursos de modelado y diseño de circuitos basado en optimización, métodos de simulación de circuitos electrónicos, y diseño electrónico en alta frecuencia. Todos ellos dentro del área de concentración en alta frecuencia.
2017-11-08T23:20:28Z
2017-08
info:eu-repo/semantics/masterThesis
Saldaña-Zepeda, P. A. (2017). Reporte de formación complementaria en área de concentración en Diseño Electrónico de Alta Frecuencia. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/5087
spa
http://quijote.biblio.iteso.mx/licencias/TodosLosDerechosReservados.pdf
ITESO
oai:rei.iteso.mx:11117/60382023-12-11T19:29:08Zcom_11117_560col_11117_3264
2019-09-30T21:01:52Z
urn:hdl:11117/6038
Matlab Driver for Design Parameterization and Optimization of Microstrip Circuits in PowerSI
Cabrera-Gómez, Marisol
Rayas-Sánchez, José E.
ME Driver
Full Wave Simulator
Sigrity PowerSI
GUI
Parameters Sweep
Microstrip Circuit
Antennas
Aggressive Space Mapping
Coarse Model
Fine Model
Optimization
Inductor
The present study case focusses in the generation of a Matlab driver for parameterized full-wave electromagnetic (EM) simulations performed in Cadence® Sigrity™ PowerSI (PowerSI), illustrating its usage to analyze several high-frequency circuits, such as microstrip filters and antennas, as well as for design optimization of a spiral inductor. The proposed methodology drives Power SI in batch mode, generates a base file with .SPD extension that can be edited in text format through Matlab commands, sets the simulation parameters and runs the simulation without opening the Power SI graphical user interface (GUI), and finally reads the simulation results for plotting or further processing with Matlab. The application of the proposed Matlab driver for PowerSI is illustrated by simulating several microstrip circuits. Furthermore, the proposed driver enables the possibility of sweeping the dimensions and other physical characteristics of the simulated circuits. Additionally, this study case describes the implementation of an optimization technique that enhances fine-tuning of the geometry for a particular spiral inductor structure simulated in a 3D EM-FEM solver module inside Power SI, namely, Cadence® Sigrity™ PowerSI 3D-EM® (PowerSI 3D-EM). Then this works compares the 3D simulation results from our simulator with the results reported in previous work in Sonnet, a 2.5D tool that uses the MoM. Finally, the propose study case presents an optimization case employing the Broyden-based input space mapping algorithm, better known as aggressive space mapping (ASM), to obtain the geometrical dimensions of the spiral inductor structure that satisfies some given design specifications.
2019-09-30T21:01:52Z
2019-09-30T21:01:52Z
2019-09
info:eu-repo/semantics/masterThesis
Cabrera-Gómez, M. (2019). Matlab Driver for Design Parameterization and Optimization of Microstrip Circuits in PowerSI. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/6038
eng
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/65212021-09-06T15:54:32Zcom_11117_560col_11117_3264
2021-03-15T23:57:17Z
urn:hdl:11117/6521
Graphical framework for automatic generation of custom UVM testbenches in SystemVerilog applied for the validation of a SerDes DUT
Rivas-Villegas, Rogelio
Limones-Mora, César F.
Salim-Maza, Manuel
Moreno-Reyes, Jesús A.
SystemVerilog
UVM
Verification
Validation
Serdes
Framework
Testbench
Code Generator
A novel graphical tool designed to assist Pre-Silicon validators in the creation of complete, functional, and compile-clean UVM testbenches is presented in this case study. A detailed description of the user-friendly interface is documented and demonstrated to auto-generate a validation environment template for the verification of an ALU and SerDes chip. The output obtained from the tool is later customized and optional sections are filled up to perform the full validation of the circuit.
For the SerDes DUT, this case study takes over from the work of the latest 2017 ITESO SerDes circuit design. Both authors of this document worked on the 2016 iteration and are very familiar with the design, but this time instead of the actual design of the chip, the primary focus is how this new validation tool can be an essential asset to ensure the quality of the chip and to improve the efficiency of the verification process.
2021-03-15T23:57:17Z
2021-03-15T23:57:17Z
2021-02
info:eu-repo/semantics/masterThesis
Rivas-Villegas, R.; Limones-Mora, C. F. (2021). Graphical framework for automatic generation of custom UVM testbenches in SystemVerilog applied for the validation of a SerDes DUT. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
https://hdl.handle.net/11117/6521
eng
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/37482020-02-12T06:51:04Zcom_11117_560col_11117_3264
2016-07-07T21:45:18Z
urn:hdl:11117/3748
Formación complementaria en área de concentración de diseño de circuitos integrados analógicos
Guzmán-Rosales, Gustavo
Brito-Brito, Zabdiel
Martínez-Guerrero, Esteban
Padilla-Cantoya, Iván
PLL
Interpolador
Layout
El presente reporte técnico engloba tres de los proyectos realizados durante la Maestría en Diseño Electrónico. Estos proyectos fueron seleccionados debido a que los resultados obtenidos fueron importantes ya que demuestran lo aprendido en las siguientes materias: Diseño de circuitos integrados analógicos, Diseño físico de circuitos integrados y Diseño avanzado de circuitos integrados.
2016-07-07T21:45:18Z
2016-07-07T21:45:18Z
2015-07
info:eu-repo/semantics/masterThesis
Guzmán-Rosales, G. (2015). Formación complementaria en área de concentración de diseño de circuitos integrados analógicos. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/3748
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-ND-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/51782020-02-12T06:57:36Zcom_11117_560col_11117_3264
2018-01-24T22:05:30Z
urn:hdl:11117/5178
Reporte de formación complementaria en área de concentración en Diseño de Circuitos Integrados
Bracamontes-Salazar, Rigoberto
Chávez-Hurtado, José L.
Diseño de Circuitos
Circuitos Electrónicos
El objetivo de este documento es presentar los proyectos realizados en el área de Diseño de Circuitos Electrónicos Analógicos que mayor impacto representaron para la formación académica del alumno en el área de concentración seleccionada. En la asignatura de Diseño de Circuitos Integrados Analógicos se trabajó el proyecto Amplificador CMOS con compensación de offset para aplicación en bloques SerDes. En la asignatura de Diseño Avanzado de Circuitos Integrados Analógicos se realizó el proyecto Filtro OTA-C Pasa Bajas con sintonización automática asistida por PLL. Finalmente, en la materia de Diseño de Circuitos Integrados Digitales se llevó a cabo el proyecto Transmisor de Datos Digitales con impedancia de salida, énfasis y modulación de amplitud configurable.
2018-01-24T22:05:30Z
2018-01-24T22:05:30Z
2017-12
info:eu-repo/semantics/masterThesis
Bracamontes-Salazar, R. (2017). Reporte de formación complementaria en área de concentración en diseño de circuitos integrados. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO
http://hdl.handle.net/11117/5178
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/60632020-02-12T06:48:25Zcom_11117_560col_11117_3264
2019-10-23T21:55:33Z
urn:hdl:11117/6063
Integration of Transistor Aging Models across Different EDA Environments
Velarde-González, Fabio A.
Degradación de Transistores
Hot Carrier Injection
Bias Temperature Instability
MOSFET
Aging Simulation
Microelectrónica
Semiconductores
Electronic Design Automation
This thesis proposes an approach to consistently integrate transistor aging degradation models across different electronic design automation (EDA) environments, and studies the differences between the modeling approaches typically used to describe transistor degradation. First, an introduction to aging mechanisms in metal-oxide-silicon (MOS) transistors is provided, along with a description of the degradation effects: hot carrier injection (HCI) and bias temperature instability (BTI). Next, the degradation models typically used for circuit level simulation are reviewed along with the general aging simulation flow, explained in detail with the help of an example using the circuit simulator HSPICE. Afterwards, the problems associated with the built-in degradation models offered by the EDA vendors are discussed, revealing the necessity of implementing user defined models in order to achieve consistent aging simulations throughout different EDA environments, an important issue for semiconductor foundries wishing to deliver dependable process design kids (PDK) to integrated circuit (IC) designers. Application program interfaces (API) are a set of C-based data structures and functions that allow the implementation and integration of custom model into circuit simulators. This thesis analyzes the APIs offered by three major EDA vendors, in addition to the open model interface (OMI) API. Subsequently, a simulation study using examples of degradation models compares the aging simulation results obtained after their implementation in three different APIs and tested in two different circuit simulators, demonstrating the possibility of achieving consistent aging simulations results. Finally, this thesis analyzes and compares two modeling approaches used to describe transistor degradation: model card adaptation and subcircuits, highlighting the implications that these two modeling approaches have in aging simulation outcome and performance.
2019-10-23T21:55:33Z
2019-10-23T21:55:33Z
2019-09
info:eu-repo/semantics/masterThesis
Velarde-González, F. A. (2019). Integration of Transistor Aging Models across Different EDA Environments. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/6063
eng
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-ND-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/51142020-05-06T16:08:06Zcom_11117_560col_11117_3264
2017-11-30T20:24:23Z
urn:hdl:11117/5114
High-Frequency Electronic Design Optimization Using Simulated Annealing
Alejos-Jiménez, Jesús R.
Rayas-Sánchez, José E.
High-frequency Electronic Design
Simulated Annealing
Optimization
This thesis presents a methodology for improving the performance of the Simulated Annealing (SA) algorithm to optimize high-frequency electronic circuits. It starts by introducing the algorithm together with the fundamental concepts that support its functionality. Then, a set of new features are added to the SA algorithm to control its behavior, which include: knobs for controlling the step-size, search-space limits, and the functions that govern the evolution of the algorithm. The introduction of such features is accompanied by a set of experiments to demonstrate the functionality of the modified SA, and compare its performance against Nelder-Mead and Conjugated Gradients Fletcher-Reeves methods. This is followed by the definition and application of a methodology to configure the algorithm and improve its consistency and efficiency, accompanied by a test (optimization of a simple high-frequency filter) to verify its effectivity. Next, SA is configured to optimize a more complex circuit, consisting of a microstrip low-pass filter implemented in the full-wave electromagnetic simulator Sonnet. Finally, such optimization problem is solved by using other optimization algorithms (Nelder-Mead, Sequential Quadratic Programming, and Genetic Algorithm) to make an overall assessment of the proposed SA algorithm, identifying what kind of problems may take advantage of the features and improvements added to SA, or may expose its caveats.
2017-11-30T20:24:23Z
2017-11-30T20:24:23Z
2017-11
info:eu-repo/semantics/masterThesis
Alejos-Jiménez, J. R. (2017). High-Frequency Electronic Design Optimization Using Simulated Annealing. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/5114
eng
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/42562020-02-12T06:55:51Zcom_11117_560col_11117_3264
2017-03-03T18:44:26Z
urn:hdl:11117/4256
Adaptive Function Segmentation Methodology for Resources Optimization of Hardware-Based Function Evaluators
Trejo-Arellano, Juan M.
Longoria-Gándara, Omar H.
Vázquez-Castillo, Javier
Function Approximation
Piecewise-polynomial
Hardware Optimization
Hardware Evaluation
Mathematical Functions
This thesis presents a new adaptive function segmentation methodology (AFSM), for the evaluation of mathematical functions through piecewise polynomial approximation (PPA) methods. This methodology is planned to be employed for the development of an efficient hardware-based channel emulator in future development steps of the current project. In contrast to state-of-art segmentation methodologies, which applicability is limited because these are highly dependent on the function shape and require significant intervention from the user to setup appropriately the algorithm, the proposed segmentation methodology is flexible and applicable to any continuous function within an evaluation interval. Through the analysis of the first and second order derivatives, the methodology becomes aware of the function shape and adapts the algorithm behavior accordingly. The proposed segmentation methodology aims towards hardware architectures of limited resources that resort to fixed-point numeric representation where hardware designer should make a compromise between resources consumption and output accuracy. An optimization algorithm is implemented to assist the user in searching the best segmentation parameters that maximize the outcome of the design trade-offs for a given signal-to-quantization-noise ratio requirement. When compared to state-of-the-art segmentation methodologies, the proposed AFSM delivers better performance of approximation for the hardware-based evaluation of transcendental functions given that fewer segments and consequently fewer hardware resources are required.
2017-03-03T18:44:26Z
2017-03-03T18:44:26Z
2017-02
info:eu-repo/semantics/masterThesis
Trejo-Arellano, J. M. (2017). Adaptive Function Segmentation Methodology for Resources Optimization of Hardware-Based Function Evaluators. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/4256
eng
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/75542021-11-04T17:38:45Zcom_11117_560col_11117_3264
2021-09-28T18:53:57Z
urn:hdl:11117/7554
Low-Cost CAN Protocol Logic Analyzer
Robles-Martinez, César C.
Pizano-Escalante, José L.
Analyzer
CAN
FPGA
Verilog
Keeping an electronics system up to date represents a continuous challenge because technology is in constant motion. In this work, the understanding of the Field Programmable Gate Array (FPGA) technology is the central point. The most important feature of FPGA is allowing virtually the customization of any desired circuit; to perform a specific function through the usage of the hardware description Verilog language. Supported by its major benefit which is the real parallelism and high performance. The Control Area Network (CAN) protocol is a robust protocol with some strong advantages such: no master-slave scheme, differential communication, and high noise immunity, that is why this technology has a major application in the automotive field but is not limited to it. Is also used in aerospace, avionics fields, and more. Therefore, focusing on the avionics area the proposal of a low-cost CAN protocol logic analyzer is treated in this document, this analyzer aims to provide a reliable and cheaper alternative to software and tools available on the market that perform testing and debugging of Printed Circuit Boards (PCBs) or Systems, based on the CAN for communication. Besides, This tesis provides the proposal architecture and internal elements that integrates the low-cost CAN protocol logic analyzer and, generating hard saving related to PCB scrap due to the missing accurate tool to perform the CAN testing.
2021-09-28T18:53:57Z
2021-09-28T18:53:57Z
2021-09
info:eu-repo/semantics/masterThesis
Robles-Martinez, C. C. (2021). Low-Cost CAN Protocol Logic Analyzer. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
https://hdl.handle.net/11117/7554
eng
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/56112020-02-12T06:45:29Zcom_11117_560col_11117_3264
2018-10-09T23:43:33Z
urn:hdl:11117/5611
Estudio del mejoramiento de la resistencia mecánica de la soldadura de un LED de alta potencia
Marín-Hernández, Héctor R.
Rizo-Domínguez, Luis
Soldadura de Estaño
LED de Potencia
Resistencia Mecánica
Diseño de Experimentos
Microscopio de Barrido Electrónico
El presente documento presenta el estudio del desprendimiento de un LED de alta potencia utilizado en la industria automotriz que se origina por la falla en un proceso de manufactura del PCB; el nivel de defectivo reportado por la planta armadora de autos fue del orden de 65000 partes por millón. Para encontrar la causa raíz del problema se plantean metodologías y técnicas de análisis que abordan problemas serios de confiabilidad. Normalmente este tipo de fallas se estudia por medio de técnicas de corte seccional que se evalúan en microscopio óptico, a diferencia de los métodos tradicionales, en este documento se aborda el uso de un microscopio electrónico de barrido para caracterizar la unión inter-metálica entre el dispositivo LED y el PCB que es del orden de 1 micra; es de notar que en esta investigación se obtienen resultados diferentes a los métodos tradicionales. El problema se abordó a través de la metodología DMAIC, con la utilización diagramas de Ishikawa y mapeo de procesos de manufactura; se formularon hipótesis sobre las causas que propiciaron el desprendimiento de los LEDs y que posteriormente fueron evaluadas con pruebas de esfuerzo cortante con apoyo en ensayos analíticos realizados en SEM y EDX. Al concluir la fase de análisis se confirmó que la unión inter-metálica entre el LED y la soldadura era muy pequeña lo que resultaba en una resistencia mecánica débil. Finalmente, se planteó la forma de robustecer la unión inter-metálica utilizando la técnica estadística de diseño de experimentos DoE donde se encontró que las mejores condiciones de proceso fueron el utilizar pasta de soldadura Hereaus, pico de temperatura 245 ºC, TAL 70 seg, esténcil de 6 milésimas y atmósfera de nitrógeno. Para validar la mejora se desarrolló un estudio estadístico de Cpk, que es un indicador de la capacidad que tiene un proceso para producir un resultado dentro de los límites de especificación predefinidos. Por medio de la prueba de esfuerzo cortante, se evaluó un grupo de 30 tarjetas PCB para determinar la resistencia mecánica de la unión de soldadura. Después de la implementación de los cambios en el proceso, el estudio arrojó un resultado de Cpk de aproximadamente 6, que es muy superior al nivel mínimo aceptable por la industria de 1.67.
2018-10-09T23:43:33Z
2018-10-09T23:43:33Z
2018-10
info:eu-repo/semantics/masterThesis
Marín-Hernández, H. R. (2018) Estudio del mejoramiento de la resistencia mecánica de la soldadura de un LED de alta potencia. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/5611
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-ND-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/60522020-02-12T06:48:25Zcom_11117_560col_11117_3264
2019-10-09T22:24:55Z
urn:hdl:11117/6052
Multi Language Interpreter Embedding Tool for Shift Left Pre-Silicon Validation
Aparicio-Zuleta, Christian
Angulo-Páez, Carlos M.
Validación Pre-Silicio
Diseño Lógico
Python
System Verilog
Simulación
RTL
System on Chip
Throughout the years, digital and analog designs have evolved meaningfully towards performance improvement, cost reduction and new features enablement. As a result, complexity has increased rapidly, demanding the development of better validation techniques in order to meet the time-to-market pressure calls with a bug free device. The primary choice of silicon development companies to validate software before the hardware becomes available, until now, is the FPGA based emulation platform, which leads to a big gap as it loads a register transfer level code that is usually not validated with SW-like flows in the early development stages. SW flows, mainly drivers, are validated in parallel to HW on SW emulation platforms. In order to fill the validation gap and push the finding of certain bugs to an earlier development stage, the idea of running SW tests with no or little modification in simulation environments would represent a big return of investment, rising the reliability of the system before manufacturing it, reducing time to market and development cost of the system on chip. This thesis explains the complete development of a framework able to run python scripts in VCS simulation by implementing the OVM Multi Language capability.
2019-10-09T22:24:55Z
2019-10-09T22:24:55Z
2019-07
info:eu-repo/semantics/masterThesis
Aparicio-Zuleta, C. (2019). Multi Language Interpreter Embedding Tool for Shift Left Pre-Silicon Validation. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/6052
eng
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-ND-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/50882020-02-12T06:55:31Zcom_11117_560col_11117_3264
2017-11-08T23:38:56Z
urn:hdl:11117/5088
Reporte de formación complementaria en área de concentración en Diseño de Sistemas Digitales
Hernández-Meza, Enrique I.
Chávez-Hurtado, José L.
Arquitectura de Microprocesadores
Diseño de Microprocesadores
Diseño de Sistemas Digitales
En este trabajo se presentan los proyectos en los que se trabajó dentro del área de especialidad de Diseño de Sistemas Digitales. En la asignatura de Diseño de sistemas digitales, se desarrolló un microprocesador MIPS Básico Multi-ciclo, con el que se mostró la implementación en físico del procesador MIPS en un FPGA Spartan II, con etapa para el manejo de datos externo (teclado) y externo (visualización de resultados en pantalla LCD), y al que se le proporcionó un programa en ensamblador que realizaba las funciones de una calculadora aritmética hexadecimal. Dicho programa era fácilmente intercambiable por medio de una memoria NVRAM y enmarcó las bases para la utilización de técnicas de optimización para mejorar el desempeño de las arquitecturas y algoritmos que favorecen la velocidad y la potencia de cómputo. En Diseño de microprocesadores, se conceptualizó la realización de un microprocesador superescalar de arquitectura avanzada que implementó el conjunto de instrucciones MIPS R4000. El resultado final fue la entrega del microprocesador superescalar implementado en un FPGA Virtex6; se logró la optimización y desempeño de las unidades de predicción y saltos (branch prediction), de control especulativo y buffers de reordenamiento (ROB), así como la preparación para el manejo de protocolos de coherencia en memorias cache y diseño de anillos. En Arquitectura de microprocesadores, se trabajó en el desarrollo de una propuesta para determinar dinámicamente el cálculo del tamaño ideal de un bloque de memoria cache utilizado en un microprocesador experimental y cuya inclusión del algoritmo se realizó en la etapa de issue, distpatch y writeback.
2017-11-08T23:38:56Z
2017-11-08T23:38:56Z
2017-09
info:eu-repo/semantics/masterThesis
Hernández-Meza, E. I. (2017). Reporte de formación complementaria en área de concentración en Diseño de Sistemas Digitales. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/5088
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/53062020-02-12T06:58:21Zcom_11117_560col_11117_3264
2018-04-13T23:30:25Z
urn:hdl:11117/5306
Reporte de formación complementaria en área de concentración en sistemas embebidos y telecomunicaciones
Álvarez-DeLaCruz, Liliana M.
Chávez-Hurtado, José L.
Sistemas Embebidos Avanzados
Procesamiento Digital de Señales
En el área de especialización de sistemas embebidos y telecomunicaciones, se realizaron proyectos en tres asignaturas. En la materia de Sistemas Embebidos Avanzados se implementaron varias de las funcionalidades de un automóvil dentro de un sistema embebido. En la materia Taller de Diseño de PCBs se desarrolló el layout para un transceiver para asistentes electrónicos y teléfonos celulares. Finalmente, en la asignatura de Procesamiento Digital de Señales el proyecto consistió en procesar digitalmente una imagen no sintética.
2018-04-13T23:30:25Z
2018-04-13T23:30:25Z
2017-11
info:eu-repo/semantics/masterThesis
Álvarez-DeLaCruz, L. M. (2017). Reporte de formación complementaria en área de concentración en sistemas embebidos y telecomunicaciones. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/5306
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/105362023-11-10T09:03:11Zcom_11117_560col_11117_3264
2023-11-09T20:59:03Z
urn:hdl:11117/10536
Optimization of Electrical Validation and Debug Time in Reference Clocks
Arredondo-Sandoval, Luis E.
Salim-Maza, Manuel
Electrical
Validation
Debug
La Validación Eléctrica y depuración, a nivel de sistema, de las señales de reloj de referencia, requiere muchos conocimientos y habilidades de Integridad de Señal y Alta Frecuencia. La intención de este trabajo es mejorar la metodología de validación actual e incrementar el conocimiento técnico, de esta manera nuestro equipo de validación podrá encontrar defectos y causas raíz rápidamente. Estaremos analizando, modelando y simulando los principales cuatro casos de depuración vistos en los ciclos de validación anteriores, diseñando y utilizando búferes de reloj con impedancia controlada, así como líneas de transmisión. El resultado obtenido es que, aparte de haber creado habilidades y conocimiento, también estamos observando muy buena correlación entre la simulación y el comportamiento real de nuestros productos.
2023-11-09T20:59:03Z
2023-11-09T20:59:03Z
2023-06
info:eu-repo/semantics/masterThesis
Arredondo-Sandoval, L. E. (2023). Optimization of Electrical Validation and Debug Time in Reference Clocks. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
https://hdl.handle.net/11117/10536
eng
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/49812020-02-12T06:55:30Zcom_11117_560col_11117_3264
2017-10-04T15:24:57Z
urn:hdl:11117/4981
Reporte de formación complementaria en área de concentración en sistemas embebidos
Musich-Cuevas, Carlos A.
Chávez-Hurtado, José L.
Filtros Digitales
Monitoreo Remoto
Sistemas Embebidos
Procesamiento Digital de Señales
Este documento explica el diseño y desarrollo de los proyectos más relevantes de las materias de Sistemas Operativos Embebidos, Procesamiento Digital de Señales y Sistemas Embebidos respectivamente. El primero fue la implementación de un sistema de control y monitoreo remoto con la red social Twitter como medio. Se utiliza la tarjeta de desarrollo TWR-K60N512 de Freescale, la cual se conecta al servidor de Twitter utilizando el paquete de desarrollo de TCP sobre IP que provee el sistema operativo en tiempo real MQX. La aplicación consiste en leer los mensajes de una cuenta de Twitter e interpretarlos, y si estos mensajes son comandos conocidos por el sistema, se ejecuta alguna acción. Así mismo la aplicación debe enviar un mensaje desde la misma cuenta de Twitter cada que se presiona un botón en la tarjeta o cada que el potenciómetro integrado a esta misma tarjeta cambia de valor. El segundo consistió en la implementación de un ecualizador digital de 3 bandas con ganancia variable, desarrollado con la tarjeta de TMDSDSK6713 de Spectrum Digital. El objetivo de este proyecto fue aplicar el conocimiento en el diseño de filtros digitales mediante la técnica de ventaneo para filtros de respuesta al impulso finita (FIR) y su implementación en un sistema embebido para una aplicación de audio. El tercer proyecto fue la implementación de una ecuación para obtener la aceleración de un vehículo aéreo no tripulado. Uno de los retos en este proyecto fue obtener los datos involucrados en la ecuación desde medios externos, uno por SPI y el otro es una señal analógica que debe pasar por el ADC del microcontrolador. El microcontrolador que se utilizó en este proyecto es el MSP430G2231 el cual está muy limitado en memoria, por lo que el segundo reto es la optimización y el manejo de los recursos sin perder precisión al resolver la ecuación ya que ésta contiene funciones trigonométricas y utiliza datos en punto flotante.
2017-10-04T15:24:57Z
2017-10-04T15:24:57Z
2017-08
info:eu-repo/semantics/masterThesis
Musich-Cuevas, C. A. (2017). Reporte de formación complementaria en área de concentración en sistemas embebidos. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/4981
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/103602023-10-24T09:01:23Zcom_11117_560col_11117_3264
2023-10-23T18:38:15Z
urn:hdl:11117/10360
Mitigating Impedance Matching Disturbances of a Long-Range Wireless Transceiver with Classical Optimization Methods
Coria-Pérez, Natalia
DelRey-Acuña, Juan R.
This study details the design of a filter and an impedance-matching network for a long-range wireless System on Chip (SoC) by following a methodology based on load-pull analysis results from a well-known supplier to reduce losses and obtain maximum RF performance. The resulting design parameters are used to get optimizable responses to reduce the transceiver RF network's reflection coefficient and loss imbalance. These responses were compared with classical optimization methods applying general gradient-based algorithms and the available downhill simplex Nelder-Mead. The structure of this essay begins by presenting the basic concepts applied at the foundation of this case study such as impedance matching, gradient-based optimization procedures, and the minimax formulation for circuit optimization. Following the definition of the project, specifications to work on the 868MHz Industrial, Scientific, and Medical radio band (ISM band) and the applied guidelines of the long-range SoC for impedance matching of the Power Amplifier (PA transmitter) and Low Noise Amplifier (LNA receiver) paths based on the optimal impedance data. This section presents a series of simulation results based on the reflection coefficient to demonstrate the effects on the impedance-matching network due to the addition of filters and transmission lines. These results include further specifications in the design to mitigate the effects of unwanted frequencies based on reflection coefficient responses. To continue with the formulation of an objective function that will serve to apply the classical optimization followed by the presentation of optimization results. It is intended to implement classical optimization to overcome the disturbances of the impedance matching caused by the addition of mandatory filters to the PA and the balun circuit of LNA paths, nonetheless, it is unavoidable to tune the lumped component values in the actual PCB, by employing laboratory equipment such as a spectrum analyzer to confirm output power. This timeconsuming task could be eased by creating fine models using advanced circuit simulators that typically include a good enough set of algorithms for optimization. However, it was decided for this project to implement basic algorithms of classical optimization methods since the stand-alone optimization algorithms make it possible to customize cost functions from different simulators’ analysis responses.
2023-10-23T18:38:15Z
2023-10-23T18:38:15Z
2021-12
info:eu-repo/semantics/masterThesis
Coria-Pérez, N. (2021). Mitigating Impedance Matching Disturbances of a Long-Range Wireless Transceiver with Classical Optimization Methods. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
https://hdl.handle.net/11117/10360
eng
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/43722020-02-12T06:54:22Zcom_11117_560col_11117_3264
2017-03-30T16:10:39Z
urn:hdl:11117/4372
Reporte de formación complementaria en área de concentración en Diseño Electrónico en Alta Frecuencia
Madrigal-González, Miguel A.
Rayas-Sánchez, José E.
Brito-Brito, Zabdiel
Optimización de Circuitos
Simulación de Circuitos
Diseño de Filtros
El presente reporte es una compilación de los proyectos finales entregados en las asignaturas de Métodos de Simulación de Circuitos, Optimización de Circuitos y Diseño de Alta Frecuencia, las cuales pertenecen al área de concentración de Alta Frecuencia. Los proyectos se enfocaron en filtros pasa-bajas, los cuales fueron abordados a lo largo de la maestría, en la que además se revisaron diferentes técnicas de diseño, optimización y confiabilidad de los mismos. Aunque los filtros de estos proyectos solo fueron simulaciones, se pudo observar su comportamiento con diferentes valores, así como los puntos a mejorar y las técnicas de optimización.
2017-03-30T16:10:39Z
2017-03-30T16:10:39Z
2017-03
info:eu-repo/semantics/masterThesis
Madrigal-González, M. A. (2017). Reporte de formación complementaria en área de concentración en Diseño Electrónico en Alta Frecuencia. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/4372
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/51962020-02-12T06:58:48Zcom_11117_560col_11117_3264
2018-01-31T00:49:41Z
urn:hdl:11117/5196
Reporte de formación complementaria en área de concentración en diseño electrónico de alta frecuencia
Rodríguez-Jiménez, Edgar A.
Chávez-Hurtado, José L.
High Frequency Electronics Design
Methods of Simulation
Electronic Circuits
Design of Circuits
The present document includes the summaries of the projects carried out in the subjects of High Frequency Electronics Design, Methods of Simulation of Electronic Circuits and Modeling and Design of Circuits Based on Optimization, which make up the concentration area in high frequency electronic design. Those projects included the analysis of a parallel coupled band-pass filter for WLAN, the study of via stitching to improve signal integrity quality on high performance PCBs and the optimization of a single-stub shunt tuning network using space mapping techniques. The experience acquired when developing each of the practices has been directly applied to real work cases for the design of server boards in both aspects: electrically (schematics and components selection) and physically (PCB design).
2018-01-31T00:49:41Z
2018-01-31T00:49:41Z
2018-01
info:eu-repo/semantics/masterThesis
Rodríguez-Jiménez, E. A. (2018). Reporte de formación complementaria en área de concentración en diseño electrónico de alta frecuencia. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/5196
eng
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/60182020-02-12T06:48:04Zcom_11117_560col_11117_3264
2019-09-05T15:35:41Z
urn:hdl:11117/6018
Reporte de formación complementaria en área de concentración de sistemas digitales
Delgadillo-Casas, Francisco J.
Longoria-Gándara, Omar H.
Verificacion de Sistemas Digitales
Diseño Sistemas Digital
Open Verification Metodology
System Verilog
Arquitectura de Computadoras
Verificación Formal de Sistemas Digitales
MIPS
MIPS Architecture
El presente trabajo contiene proyectos enfocados en el diseño de sistemas digitales utilizando principalmente herramientas utilizadas en la industria, tales como: OVM, UVM, SystemVerilog, ModelSim, QuestaSim y FPGAs. Los proyectos presentados a continuación se enfocan en arquitectura de computadoras modernas. Se desarrolló un sistema RISC, basado en arquitectura MIPS segmentado (pipeline), predictor de saltos (Jump Predictor Unit), detector de errores (Hazzard Unit), unidad de acarreo (Fordward Unit) y con un sistema de memoria temporal (cache). También se implementó el protocolo MESI para mantener la coherencia de la memoria cache con la memoria principal (RAM).
Además cada proyecto se elaboró en base a estándares usados en la industria. Incluyendo el orden en el proceso de diseño de un circuito integrado: la generación de especificaciones de diseño (Hardware Architecture Specification HAS), creación de un plan de pruebas (test plan), creación de un ambiente de verificación formal en System Verilog (test bench), creación de las pruebas, ejecución de las pruebas y por último detección de errores en el diseño y corrección de los mismos.
2019-09-05T15:35:41Z
2019-09-05T15:35:41Z
2019-06
info:eu-repo/semantics/masterThesis
Delgadillo-Casas, F. J. (2019). Reporte de formación complementaria en área de concentración de sistemas digitales. Trabajo de obtención de grado. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
http://hdl.handle.net/11117/6018
spa
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/108192024-02-27T09:01:23Zcom_11117_560col_11117_3264
2024-02-26T19:52:32Z
urn:hdl:11117/10819
Application-Specific Integrated Circuit of an Inter-IC Sound Digital Filter for Audio Systems
Dávila-Velarde, René S.
Longoria-Gandara, Omar H.
ASIC
I2S
Filtro Digital
180nm
Ecualizador De Audio
Cancelación de Ruido
FIR
In digital audio systems, filters and equalizers are essential modules for audio improvement at the input and output stages. Due to their computational complexity, most audio tasks are processed with digital signal processors. Because latency in audio systems is a critical specification and audio trends require higher sample rates, noise canceling, and bigger data sizes, having an independent high-resolution equalizer would reduce the computational power needed for audio systems. This research had the goal of designing and implementing a hardware architecture for a configurable filter bank based on finite impulse response (FIR) filters and a noise-cancellation stage with an inter-integrated circuit (I2C) communication interface, which allows the filter configuration. The system was implemented as a standalone integrated circuit (IC) for which its inputs were the inter-IC sound (I2S) bus control signals. The digital audio system was optimized to perform one-cycle convolutional operations by implementing a vector–vector arithmetic logic unit. Furthermore, this applied research provides the register transfer level description and the functional verification of the digital design, the system-on-chip (SoC) implementation in TSMC 180 nm technology, and the post-silicon validation with a printed circuit board for testing the output digital signals of the system.
2024-02-26T19:52:32Z
2024-02-26T19:52:32Z
2024-02
info:eu-repo/semantics/masterThesis
Dávila-Velarde, R. S. (2024). Application-Specific Integrated Circuit of an InterIC Sound Digital Filter for Audio Systems. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
https://hdl.handle.net/11117/10819
eng
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO
oai:rei.iteso.mx:11117/107752024-02-03T09:01:22Zcom_11117_560col_11117_3264
2024-02-02T23:14:11Z
urn:hdl:11117/10775
Pluggable Fan Controller
Bernal-Quintero, Carlos L.
Longoria-Gándara, Omar H.
CPU Thermal management
Fan Speed Control
Fan Noise Reduction
Embedded System
Heatsink reuse
This document covers the implementation of a microcontroller based, low-cost, configurable, and reusable fan speed controller used in multiple segments: Client, Server, Networking, and Graphics, used to:
1) Reduce the noise in validation laboratories and provide automated fan speed control during the early stages of the new silicon devices test,
2) Minimize the need for special equipment to cover temperature range tests and,
3) Enable the reuse of heatsinks among the different variants of a product.
The solution has been used in different programs on multiple Intel sites across the globe, demonstrating its capability not only to reduce the audible noise levels in our labs, but also to cover temperature tests around 60ºC without the need for a thermal head.
2024-02-02T23:14:11Z
2024-02-02T23:14:11Z
2023-10
info:eu-repo/semantics/masterThesis
Bernal-Quintero, C. L. (2023). Pluggable Fan Controller. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.
https://hdl.handle.net/11117/10775
eng
http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf
ITESO