Transmitter and Receiver Equalizers Optimization Methodologies for High-Speed Links in Industrial Computer Platforms Post-Silicon Validation
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Fecha
2018-07
Autores
Rangel-PatiƱo, Francisco E.
TĆtulo de la revista
ISSN de la revista
TĆtulo del volumen
Editor
ITESO
Resumen
DescripciĆ³n
As microprocessor design scales to nanometric technology, traditional post-silicon validation techniques are inappropriate to get a full system functional coverage. Physical complexity and extreme technology process variations introduce design challenges to guarantee performance over process, voltage, and temperature (PVT) conditions. In addition, there is an increasingly higher number of mixed-signal circuits within microprocessors. A significant portion of them corresponds to high-speed input/output (HSIO) links. Improvements in signaling methods, circuits, and process technology have allowed HSIO data rates to scale beyond 10 Gb/s. Undesired noise effects can create multiple signal integrity problems. This problem is aggravated by the fact that channel speeds keep increasing from one generation bus technology to the next one. It is evident that challenges of post-silicon validation are continuously increasing, along with a high pressure of maintaining aggressive launch schedules. With all of these elements, post-silicon validation of HSIO links is tough and time-consuming, and can be critical for making a product release qualification decision. One of the major challenges in electrical validation of HSIO links lies in the physical layer (PHY) tuning process, where equalization techniques are used to cancel undesired effects induced by the channels. Adjusting the transmitter (Tx) and receiver (Rx) equalization across PVT and different interconnect channels can be a very time-consuming task in post-silicon validation. Typical current industrial practices for PHY tuning require massive lab measurements, since they are based on exhaustive enumeration methods, making the equalization process too lengthy and practically prohibitive under current silicon time-to-market commitments. In this doctoral dissertation, direct and surrogate-based optimization methods, including space mapping, are proposed based on suitable objective functions to efficiently tune the Tx and Rx equalizers. The proposed methodologies are evaluated by lab measurements on realistic industrial post-silicon validation platforms, demonstrating the efficiency of the proposed methods and substantial performance improvements as compared with those achieved by current industrial practices.
A medida que el diseƱo de microprocesadores se escala a tecnologĆas nanomĆ©tricas, las tĆ©cnicas tradicionales de validaciĆ³n post-silicio resultan inadecuadas para lograr una cobertura funcional completa del sistema. Complejidades fĆsicas del diseƱo y variaciones extremas en los procesos tecnolĆ³gicos, crean grandes desafĆos para garantizar que el sistema funcione adecuadamente en las variantes condiciones de proceso de manufactura, voltaje y temperatura (PVT). Adicionalmente, cada vez hay un nĆŗmero mayor de circuitos de seƱal mixta en los microprocesadores. Una parte importante de ellos corresponde a los enlaces de entrada/salida de alta velocidad (HSIO; por sus siglas en inglĆ©s). Mejoras en el diseƱo de circuitos, en el procesamiento de seƱales y en los procesos de manufactura, han permitido que las velocidades de las interfaces HSIO rebasen los 10 Gb/s. Los efectos de ruido no deseado pueden crear mĆŗltiples problemas de integridad de seƱal, lo cual se agrava por el continuo incremento de las velocidades de canal al pasar de una generaciĆ³n tecnolĆ³gica a la siguiente. Resulta evidente que los retos de la validaciĆ³n post-silicio estĆ”n en constante aumento, aunados a una alta presiĆ³n por mantener calendarios agresivos de lanzamiento al mercado. Con todos estos elementos, la validaciĆ³n post-silicio de los enlaces HSIO es complicada y extensa, ademĆ”s de ser crĆtica en la toma de decisiĆ³n para el lanzamiento de un producto al mercado. Uno de los mayores desafĆos radica en el proceso de sintonizaciĆ³n de la capa fĆsica, donde se utilizan tĆ©cnicas de ecualizaciĆ³n para cancelar efectos indeseados inducidos por los canales. Ajustar la ecualizaciĆ³n del transmisor (Tx) y del receptor (Rx) en PVT, considerando diferentes interconexiones de canal, es una tarea demandante en la validaciĆ³n post-silicio. Las prĆ”cticas industriales para sintonizaciĆ³n de la capa fĆsica requieren mediciones de laboratorio masivas, ya que se basan en mĆ©todos de enumeraciĆ³n exhaustiva, lo que convierte el proceso de ecualizaciĆ³n en una tarea prolongada y prĆ”cticamente prohibitiva bajo las restricciones de lanzamiento al mercado. En esta tesis doctoral se proponen mĆ©todos de optimizaciĆ³n directa, de modelaje sustituto y mapeo espacial, combinados con funciones objetivo apropiadas, para sintonizar eficientemente los ecualizadores del Tx y Rx. La evaluaciĆ³n de los mĆ©todos es realizada mediante mediciones de laboratorio en plataformas industriales realistas. Los resultados obtenidos demuestran la eficacia de los mĆ©todos propuestos, asĆ como una mejora sustancial en desempeƱo, con respecto a la prĆ”ctica industrial actual.
A medida que el diseƱo de microprocesadores se escala a tecnologĆas nanomĆ©tricas, las tĆ©cnicas tradicionales de validaciĆ³n post-silicio resultan inadecuadas para lograr una cobertura funcional completa del sistema. Complejidades fĆsicas del diseƱo y variaciones extremas en los procesos tecnolĆ³gicos, crean grandes desafĆos para garantizar que el sistema funcione adecuadamente en las variantes condiciones de proceso de manufactura, voltaje y temperatura (PVT). Adicionalmente, cada vez hay un nĆŗmero mayor de circuitos de seƱal mixta en los microprocesadores. Una parte importante de ellos corresponde a los enlaces de entrada/salida de alta velocidad (HSIO; por sus siglas en inglĆ©s). Mejoras en el diseƱo de circuitos, en el procesamiento de seƱales y en los procesos de manufactura, han permitido que las velocidades de las interfaces HSIO rebasen los 10 Gb/s. Los efectos de ruido no deseado pueden crear mĆŗltiples problemas de integridad de seƱal, lo cual se agrava por el continuo incremento de las velocidades de canal al pasar de una generaciĆ³n tecnolĆ³gica a la siguiente. Resulta evidente que los retos de la validaciĆ³n post-silicio estĆ”n en constante aumento, aunados a una alta presiĆ³n por mantener calendarios agresivos de lanzamiento al mercado. Con todos estos elementos, la validaciĆ³n post-silicio de los enlaces HSIO es complicada y extensa, ademĆ”s de ser crĆtica en la toma de decisiĆ³n para el lanzamiento de un producto al mercado. Uno de los mayores desafĆos radica en el proceso de sintonizaciĆ³n de la capa fĆsica, donde se utilizan tĆ©cnicas de ecualizaciĆ³n para cancelar efectos indeseados inducidos por los canales. Ajustar la ecualizaciĆ³n del transmisor (Tx) y del receptor (Rx) en PVT, considerando diferentes interconexiones de canal, es una tarea demandante en la validaciĆ³n post-silicio. Las prĆ”cticas industriales para sintonizaciĆ³n de la capa fĆsica requieren mediciones de laboratorio masivas, ya que se basan en mĆ©todos de enumeraciĆ³n exhaustiva, lo que convierte el proceso de ecualizaciĆ³n en una tarea prolongada y prĆ”cticamente prohibitiva bajo las restricciones de lanzamiento al mercado. En esta tesis doctoral se proponen mĆ©todos de optimizaciĆ³n directa, de modelaje sustituto y mapeo espacial, combinados con funciones objetivo apropiadas, para sintonizar eficientemente los ecualizadores del Tx y Rx. La evaluaciĆ³n de los mĆ©todos es realizada mediante mediciones de laboratorio en plataformas industriales realistas. Los resultados obtenidos demuestran la eficacia de los mĆ©todos propuestos, asĆ como una mejora sustancial en desempeƱo, con respecto a la prĆ”ctica industrial actual.
Palabras clave
Eye Diagram, Artificial Neural Network, Broyden, Post-Silicon Validation, Receptor HSIO, Kriging, Space Mapping, Surrogate Models, Support Vector Machines, System Margining, Optimization
CitaciĆ³n
Rangel-PatiƱo, F. E. (2018). Transmitter and Receiver Equalizers Optimization Methodologies for High-Speed Links in Industrial Computer Platforms Post-Silicon Validation. Tesis de doctorado, Doctorado en Ciencias de la IngenierĆa. Tlaquepaque, Jalisco: ITESO.