Diseño de recuperador de datos y reloj adaptivo a jitter
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Fecha
2018-08
Autores
García-Hernández, Néstor D.
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Editor
ITESO
Resumen
Descripción
Se presenta el desarrollo de un módulo recuperador de reloj y datos (CDR) adaptivo al jitter operando a 800MHz, que será parte de un sistema en chip de señal mixta con tecnología BiCMOS de 130nm. El flujo de diseño completo de un sistema en chip es descrito e incluye el diseño lógico, la síntesis lógica, síntesis física, verificación y generación de archivos para manufacturarlo por MOSIS. El módulo CDR usa 8 señales de reloj producidas por un módulo PLL integrado al sistema en chip y recupera con estas los datos generados por un módulo LFSR también integrado, o bien por una señal externa. El desarrollo del módulo se realizó en lenguaje Verilog junto con las herramientas CAD de CADENCE que involucran RTL Compiler, EDI Encounter y Virtuoso. Por otro lado, la verificación fue realizada mediante la herramienta Simvision. Los resultados de la recuperación de datos y reloj son presentados a través de señales de simulación y se incluye también la evidencia del flujo completo de diseño y los archivos necesarios para replicarlo.
Palabras clave
CDR, BiCMOS, Tecnología 130nm, EDI Encounter, Verilog, Virtuoso Cadence, VLSI, Recuperación de Datos, Sistemas en Chip, Adaptivo a Jitter
Citación
García-Hernández, N. D. (2018). Diseño de recuperador de datos y reloj adaptivo a jitter. Trabajo de obtención de grado, Especialidad en Diseño de Sistemas en Chip. Tlaquepaque, Jalisco: ITESO.