Diseño e implementación de divisor de frecuencia e integración del SoC CDR adaptativo a jitter con LFSR para pruebas y PLL interno con tecnología bicmos de 130 nm

Nuñez-López, Francisco J.

Diseño e implementación de divisor de frecuencia e integración del SoC CDR adaptativo a jitter con LFSR para pruebas y PLL interno con tecnología bicmos de 130 nm

dc.contributor.author	Nuñez-López, Francisco J.
dc.contributor.director	Aguilera-Galicia, Cuauhtémoc R.
dc.date.accessioned	2019-01-10T17:45:25Z
dc.date.available	2019-01-10T17:45:25Z
dc.date.issued	2018-07
dc.description	Los lazos de seguimiento de fase se encuentran en una amplia gama de aplicaciones tales como los sistemas de comunicaciones inalámbricas, circuitos digitales y electrónica de discos duros, generando señales de fase amarrada con señales de entrada externas. Los lazos de seguimiento de fase están compuestos de un detector de frecuencia de fase, una bomba de carga, un filtro de lazo, un oscilador controlado por voltaje y un divisor de frecuencia en la ruta de realimentación. En este trabajo se presenta el diseño y la implementación física en tecnología BiCMOS8HP con proceso de litografía de 130 nm de un divisor de alta frecuencia para la retroalimentación de lazo de seguimiento de fase. Este diseño está compuesto por divisores asíncronos y diversos multiplexores para la selección de frecuencias externas o internas. El flujo de diseño de circuitos integrados para aplicaciones específicas implementado en este trabajo se describe paso a paso con detalle para que el trabajo pueda replicarse por cualquier persona interesada. Durante el flujo se presentan las herramientas y archivos utilizados en cada uno de los pasos. Además del diseño, las simulaciones aplicadas en cada una de las etapas del diseño se describen a detalle mostrando el código de la cama de pruebas y las formas de onda de los resultados obtenidos. Al final se muestra el diseño físico realizado y las verificaciones realizadas previas a la generación de los archivos para su exportación.	es
dc.identifier.citation	Núñez-López, Francisco J. Diseño e implementación de divisor de frecuencia e integración del SoC CDR adaptativo a jitter con LFSR para pruebas y PLL interno con tecnología bicmos de 130 nm. Trabajo de obtención de grado, Especialidad en Diseño de Sistemas en Chip. Tlaquepaque, Jalisco: ITESO.	es
dc.identifier.uri	http://hdl.handle.net/11117/5785
dc.language.iso	spa	es
dc.publisher	ITESO	es
dc.rights.uri	http://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdf	es
dc.subject	CDR	es
dc.subject	LFSR	es
dc.subject	PLL	es
dc.subject	Integración de SoC	es
dc.subject	130 nm	es
dc.subject	Divisor de Frecuencia	es
dc.title	Diseño e implementación de divisor de frecuencia e integración del SoC CDR adaptativo a jitter con LFSR para pruebas y PLL interno con tecnología bicmos de 130 nm	es
dc.type	info:eu-repo/semantics/academicSpecialization	es
rei.peerreviewed	Yes	es

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Nombre:: Diseño e implementación de divisor de frecuencia e integración del SoC CDR adaptativo a jitter con LFSR para pruebas y PLL interno con tecnología bicmos de 130 nm.pdf
Tamaño:: 1.85 MB
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