Optimization of Electrical Validation and Debug Time in Reference Clocks

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dc.contributor.advisorSalim-Maza, Manuel
dc.contributor.authorArredondo-Sandoval, Luis E.
dc.date.accessioned2023-11-09T20:59:03Z
dc.date.available2023-11-09T20:59:03Z
dc.date.issued2023-06
dc.descriptionLa Validación Eléctrica y depuración, a nivel de sistema, de las señales de reloj de referencia, requiere muchos conocimientos y habilidades de Integridad de Señal y Alta Frecuencia. La intención de este trabajo es mejorar la metodología de validación actual e incrementar el conocimiento técnico, de esta manera nuestro equipo de validación podrá encontrar defectos y causas raíz rápidamente. Estaremos analizando, modelando y simulando los principales cuatro casos de depuración vistos en los ciclos de validación anteriores, diseñando y utilizando búferes de reloj con impedancia controlada, así como líneas de transmisión. El resultado obtenido es que, aparte de haber creado habilidades y conocimiento, también estamos observando muy buena correlación entre la simulación y el comportamiento real de nuestros productos.es_MX
dc.identifier.citationArredondo-Sandoval, L. E. (2023). Optimization of Electrical Validation and Debug Time in Reference Clocks. Trabajo de obtención de grado, Maestría en Diseño Electrónico. Tlaquepaque, Jalisco: ITESO.es_MX
dc.identifier.urihttps://hdl.handle.net/11117/10536
dc.language.isoenges_MX
dc.publisherITESOes_MX
dc.rights.urihttp://quijote.biblio.iteso.mx/licencias/CC-BY-NC-2.5-MX.pdfes_MX
dc.subjectElectricales_MX
dc.subjectValidationes_MX
dc.subjectDebuges_MX
dc.titleOptimization of Electrical Validation and Debug Time in Reference Clockses_MX
dc.typeinfo:eu-repo/semantics/masterThesises_MX
dc.type.versioninfo:eu-repo/semantics/acceptedVersiones_MX

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