DESI - Trabajos de fin de Maestría en Diseño Electrónico
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Ítem RISC-V Floating Point Unit(ITESO, 2024-09) Alfaro-Gómez, Ricardo A.; Alvarado-Lagunes, Julián; Longoria-Gándara, Omar H.; Pizano-Escalante, José L.This document explores the representation and processing of arithmetic data, with a focus on Floating Point (FP) operations for RISC-V architecture. It introduces the IEEE 754 standard for FP representation, detailing its evolution and significance in achieving portability and reliability in hardware units. Challenges associated with FP operations, such as high storage and execution costs, are addressed, necessitating dedicated Floating Point Units (FPUs) to optimize performance. The document proposes the implementation of an FPU for RISC-V architecture as a means to align with industry standards and contribute to scientific advancements. It discusses various number representations, the IEEE FP standard, and the role of FPUs within processor designs. Additionally, it outlines the problem statement, objectives, and expected impact of FPU implementation, providing insights into the division and square root algorithms used for FPU implementation. Overall, this document provides a comprehensive overview of FP operations, the IEEE 754 standard, FPU implementation challenges, and the significance of RISC-V architecture in contemporary computing.Ítem Compute Express Link Optimization for Low Latency(ITESO, 2024-05) Baltazar-Ortiz, Ángel A.; Rangel-Patiño, Franciso E.This thesis delves into the architecture of the Compute Express Link® (CXL®) 1.1 specification, which is built on top of the physical and electrical interface of the peripheral component interconnect express® (PCIe®) Gen 5. CXL is a technology focused on efficiently handling generative artificial intelligence (AI) and its enormous memory performance demands. CXL enables coherency between the central processing unit (CPU) memory space and memory connected under devices for memory pooling. As CXL technology gains traction, optimizing latency has become a significant area for improvement. Fortunately, new configurations are available that can improve the user experience for advanced workloads. One way to reduce latency is to use the equalization process in fixed mode during CXL link bring-up and avoid recoveries or retries under the link training state machine (LTSSM) setup that are continuously triggered due to the bit error. Some equalizers are subject to operate in dynamic mode and require real-time latency optimization. The purpose of this thesis is to demonstrate the advantages and disadvantages of different optimization methods using latency measurement tools that are applicable only on the CXL validation stage. The study also utilizes optimization techniques implemented in MATLAB to determine the minimum global solution of an objective function. This research suggests that creating tools that can monitor, analyze, and control the optimal CXL link latency can contribute and improve significantly to future CXL technology implementations.Ítem Smart Audio Equalizer(ITESO, 2024-02) Teyssier-Ramírez, Luis A.; Longoria Gándara, Omar H.En la actualidad, las personas suelen escuchar música en diferentes dispositivos, tales como teléfonos inteligentes, altavoces portátiles o sistemas de infotenimiento en automóviles. Sin embargo, algunas desconocen que estos dispositivos ya vienen equipados con ecualizadores de audio integrados, mientras que otros no saben cómo ajustarlos para obtener la mejor calidad de audio y mejorar la experiencia auditiva. En este proyecto de tesis, se propone una forma inteligente de ecualización de audio mediante inteligencia artificial. Se aplican automáticamente configuraciones preestablecidas de ecualización según el género musical que es determinado por un algoritmo. Se analizaron y compararon dos tipos de ecualizadores. Luego, se creó una aplicación en Matlab como prueba de concepto para demostrar las ventajas de estos ecualizadores y para implementar un proceso de etiquetado automático que utiliza técnicas de Recuperación de Información Musical (MIR) y un modelo de Red Neuronal Convolucional (CNN) incluido en la biblioteca Essentia. Los resultados del etiquetado se analizaron y discutieron para evaluar el rendimiento del modelo de aprendizaje profundo de Essentia, que se incorporó en la aplicación. En el futuro, este modelo podría entrenarse con diferentes conjuntos de datos que incluyan más géneros musicales, lo que mejoraría su funcionalidad. Además, podría implementarse en un dispositivo integrado utilizando soluciones de código abierto como Android Auto, para emular un sistema integrado como el de un sistema de infotenimiento en un automóvil.Ítem Application-Specific Integrated Circuit of an Inter-IC Sound Digital Filter for Audio Systems(ITESO, 2024-02) Dávila-Velarde, René S.; Longoria-Gandara, Omar H.Ítem Transitioning to a High-Performance Team that Possesses Advanced Technical Skills(ITESO, 2023-10) Pérez-Hernández, Paul; Longoria-Gándara, Omar H.Ítem Pluggable Fan Controller(ITESO, 2023-10) Bernal-Quintero, Carlos L.; Longoria-Gándara, Omar H.Ítem Post-Silicon Functional Validation of a DDR5 Memory Controller(ITESO, 2023-10) Hernández-Reyes, Federico J.; Longoria-Gándara, Omar H.Ítem Plataforma de info-entretenimiento basado en Android Automotive PIE 9(ITESO, 2023-06) Gutiérrez-Tirado, José A.; López-Flores, Juan E.; Santos-Lechuga, Isidro; Huidobro-García, Víctor H.Ítem Reporte de formación complementaria en área de concentración en diseño electrónico de alta frecuencia(ITESO, 2023-09) Cantor-González, José M.; Longoria-Gándara, Omar H.Ítem Optimization of Electrical Validation and Debug Time in Reference Clocks(ITESO, 2023-06) Arredondo-Sandoval, Luis E.; Salim-Maza, ManuelÍtem Mitigating Impedance Matching Disturbances of a Long-Range Wireless Transceiver with Classical Optimization Methods(ITESO, 2021-12) Coria-Pérez, Natalia; DelRey-Acuña, Juan R.Ítem Formación técnica complementaria y proyectos de impacto. Diseño electrónico en alta frecuencia(ITESO, 2016-01) Moreyra-González, Rogelio A.; Rayas-Sánchez, José E.Ítem PAM4 Transmitter and Receiver Equalizers Optimization for High-Speed Serial Links(ITESO, 2021-10) Ruiz-Urbina, Roberto J.; Rangel-Patiño, Francisco E.Ítem Low-Cost CAN Protocol Logic Analyzer(ITESO, 2021-09) Robles-Martinez, César C.; Pizano-Escalante, José L.Ítem Reporte de formación complementaria en área de concentración en diseño de circuitos integrados(ITESO, 2021-08) Soto-Ramírez, Guillermo; Longoria-Gándara, Omar H.Ítem Reporte de formación complementaria en área de concentración en diseño electrónico de alta frecuencia(ITESO, 2021-08) Ramírez-Ruiz, José A.; Longoria Gándara, Omar H.Ítem Estudio para mejorar la identificación de problemas de software(ITESO, 2021-05) Zamora-Cortés, Miguel J.; Rizo-Domínguez, LuisÍtem Reporte de formación complementaria en área de concentración en diseño electrónico de alta frecuencia(ITESO, 2021-03) Alfaro-Flores, Ivonne; Longoria-Gándara, Omar H.Ítem Graphical framework for automatic generation of custom UVM testbenches in SystemVerilog applied for the validation of a SerDes DUT(ITESO, 2021-02) Rivas-Villegas, Rogelio; Limones-Mora, César F.; Salim-Maza, Manuel; Moreno-Reyes, Jesús A.Ítem Parameter extraction methodology for composite right/left-handed transmission lines using quasi-static models(ITESO, 2014-09) Villa-Loustaunau, Enrique R.; Rayas-Sánchez, José E.